请教，同一张wafer上不同dies的LDO输出差异很大，可能的原因？

jiang_shuguo · 发表于 2013-12-24 14:00:01

回复 28# CDS

offset不是你那样简单算的。你哪个offset是两个管子匹配的offset把？

jiang_shuguo · 发表于 2013-12-24 14:02:23

第三个问题：我猜是电流的问题，op第一级电流太小。我现在看不出你第一级的电流值，但是明显你为了省去补偿电容而犯了严重的错误。
以上3个问题都是一个简单op里面的问题。

xiaowanzi88 · 发表于 2013-12-24 14:07:41

电阻的W取1um,运放输入差分对20/2,啥也别说了！你对Mismatch没有概念，不怪你！

jiang_shuguo · 发表于 2013-12-24 14:10:16

回复 34# xiaowanzi88

电阻w取1um，对匹配影响不大。对电阻绝对值分布影响很大。

xiaowanzi88 · 发表于 2013-12-24 14:15:15

回复 35# jiang_shuguo

电阻W取1um，在很多工艺中属于limited选项。大多数mismatch的测试参数都基于大于等于2um而测试的。一般在非常熟悉工艺情况下，才这样设计电阻。这类opam型的BG，两条支路的电流要Match，自然电阻也要Match。如果是Poly Res，W=1um，如果L大于100um，在小于0.18um的工艺中，有断裂的可能。这可是在玩火！看了2张设计电路图的结构，貌似连启动电路都没有，此类设计只能学术性地玩玩，不具备工程价值。实际测试数据和经验判断可能出现的问题，那是相当惊人的一致。

hszgl · 发表于 2013-12-24 14:36:08

本帖最后由 hszgl 于 2013-12-24 14:39 编辑

回复 29# jiang_shuguo

LDO负载约0.1mA，无外接负载测电压。电源电压通过Zener预稳压到6V左右。。

hszgl · 发表于 2013-12-24 14:37:46

回复 27# CDS

了解了，多谢指点。

jiang_shuguo · 发表于 2013-12-24 14:41:51

回复 36# xiaowanzi88

rule 是可以偷的。

hszgl · 发表于 2013-12-24 14:52:19

本帖最后由 hszgl 于 2013-12-24 15:29 编辑

回复 36# xiaowanzi88

多谢指点。
没错，L=1u是不靠谱。这是前端1u后端0.5u的工艺，版图上最后double了W，跑仿真的电路用的是电阻绝对值，所以没改。这种结构的bandgap启动电路可以省了。
高压工艺foundry没有MPW供验证，所以这次跑的工程批，开销有点大。不过我觉得要不是工程批有几张Wafer，我恐怕也意识不到offset的问题这么严重。算是有得有失。
这个是为后续产品准备的，虽然我的设计弱爆了，但通过了功能性验证。改版时结构就不改了，对于模块中的细节会特别注意你指出的问题进行修正，再次感谢！

对mismatch的不甚理解，可否推荐一些资料？

hszgl · 发表于 2013-12-24 14:54:36

回复 33# jiang_shuguo

第一级电流23u，没有省去补偿电容，用的mos电容做的补偿。

[求助] 请教，同一张wafer上不同dies的LDO输出差异很大，可能的原因？

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