请教，同一张wafer上不同dies的LDO输出差异很大，可能的原因？

semico_ljj

回复 6# hszgl

PSRR多好呢？@1k和@1M分别多少dB？

jiang_shuguo

基准用到op了么？没用正常，用了就是你设计的问题了。多少的工艺。

hszgl

回复 12# jiang_shuguo


    用了，0.5的。

hszgl

回复 9# semico_ljj


    晶圆刚到手，还没有全测。

hszgl

回复 10# semico_ljj


    没搞基准的debug PAD。。。图省面积了，囧。。。

hszgl

回复 11# semico_ljj


    说错了，不是PSRR，是电源调整率，测PSRR要频谱仪，没搞。

jiang_shuguo

回复 13# hszgl


    电流模式的基准或者banba cell，还是其他的。0.5um工艺Vth 引入的offset很大，设计时要注意。

CDS

楼主最好可以把你BandGap OpAmp和EA的结构上个图，差分对和电流镜的尺寸是多少，可以估算一下你的Offset贡献是多少。不然只能是猜测。最大可能是你的BandGap OpAmp的Offset太大了。如果Offset有10mv，被放大30倍，就有300mV了，也差不多10%的误差了，再加上EA的Offset，和你的结果差不多。
我想你这个Part，为了省面积，Offset应该很差。
另fuyibin and semico_ljj，不做Trim，想做到2%的精度也不容易吧。OpAmp的Offset不好做吧。一个专门的通用运放，没做校准和Chopper，Offset做到3mV已经挺不容易的了。在低成本的LDO中不可能花那么大面积做那么大的OpAmp。

semico_ljj

回复 19# CDS

"不做Trim，想做到2%的精度也不容易吧" 我觉得是否是指0.5um工艺如此。
再往下，0.35um，0.18um等，好像也不是很难。做的细致一些即可。
只知道大家设计设计体会是否如此。

jiang_shuguo

回复 19# CDS


    0.13um,90nm等以下的可以较容易实现low offset，但是单片小面积的产品不会用到这类工艺，所以你和他们说的都对，但是你们的依据工艺不同。