Verilog Or SV display 如何让变量值等于系统当前时间

swordheartsmile · 发表于 2013-11-25 22:26:34

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Hi, 请教各位大神，在Verilog 或者SV 如何实现一个定义一个变量，这个变量的是系统的当前时间？例如，定义了一个real变量为sys_time,sys_time等于当前仿真时的系统时间5048，如5048=12*60*60+24*60+44=12:24:44，

以下方法除外

通过脚本得到系统时间，然后通过宏定义的方式传递。