Verilog Or SV display 如何让变量值等于系统当前时间

swordheartsmile · 发表于 2013-11-25 22:26:34

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Hi, 请教各位大神，在Verilog 或者SV 如何实现一个定义一个变量，这个变量的是系统的当前时间？例如，定义了一个real变量为sys_time,sys_time等于当前仿真时的系统时间5048，如5048=12*60*60+24*60+44=12:24:44，

以下方法除外

通过脚本得到系统时间，然后通过宏定义的方式传递。

FPGAASICII · 发表于 2013-11-25 22:44:21

监控时间值直接返回行不

xiaojigao · 发表于 2013-11-26 14:37:11

回复 1# swordheartsmile

用PLI？

swordheartsmile · 发表于 2013-11-26 21:31:56

监控时间值直接返回行不
FPGAASICII 发表于 2013-11-25 22:44

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你说的是$time不？这个不行，是仿真时间

立青 · 发表于 2013-12-2 16:30:16

可否让编译器获取当前系统时间？

chenfengrugao · 发表于 2013-12-5 21:18:19

PLI 或者DPI， C语言做好一个函数，在verilog里直接当task调用

[求助] Verilog Or SV display 如何让变量值等于系统当前时间

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