ICC做时钟树时如何让其中的ICG尽量靠近sink端？

xht84 · 发表于 2013-6-13 18:44:15

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在用ICC做时钟树时，工具自动让ICG在时钟树的中间部位，使得ICG与其他sink端的skew很大。最后有大量的违例路径都发生在ICG上。如何能引导工具将ICG尽量靠近于寄存器端，减小与其他寄存器的skew？

陈涛 · 发表于 2013-6-13 22:54:57

这个要提前做
1）综合时，控制ICG的fanout不要太大
2）place时，给ICG加上latency，比如一般FF加1ns，ICG加0.9ns

xht84 · 发表于 2013-6-14 10:03:11

回复 2# 陈涛

谢谢陈老大！但在place阶段给ICG加latency能影响到做树吗？不是只会优化数据路径吗？因为从目前结果看出ICG违例的原因就是clock skew造成的，而数据路径是合理的。如果减小clock skew，是能够把违例消除。

Alicezw · 发表于 2013-6-15 15:51:59

回复 3# xht84

请问楼主，您的问题解决了吗？

xht84 · 发表于 2013-6-15 18:40:34

回复 4# Alicezw

没有，依旧存在。成为设计中的关键路径了都！

xht84 · 发表于 2013-6-17 09:39:00

同事的建议就是我打开了power优化，所以工具会自动将ICG放置在靠近root端处。如果是timing优化，则会靠近sink端处。请问ICC中有没有这样的优化方法呢？

陈涛 · 发表于 2013-6-17 12:53:54

ICC默认顺序先是timing，然后是power 和 area
之所以ICG太靠近root，就是因为ICG上的timing太松，我让你加latency的目的就是把它的timing加紧
这个不是简单加一个命令就可以做到的事情，可能需要把我建议的都用上，甚至更多

xht84 · 发表于 2013-6-24 17:33:38

回复 7# 陈涛

多谢陈大！问题已经解决。之前过多的考虑时钟树方面了，忽略了对路径时序的优化。通过加约束，已成功将时序收敛！

seu一壶浊酒 · 发表于 2013-9-24 10:48:24

回复 8# xht84
楼主你好，我现在遇到了跟你一样的问题，我想问下，按照陈老大的建议，你在placement阶段是怎么给ICG Cell加上延迟约束的，表示不是太明白，用的是哪条命令啊。

xht84 · 发表于 2013-9-24 11:07:38

回复 9# seu一壶浊酒

我用的后端工具是ICC，可以使用命令set_clock_gate_latency来给ICG加约束。

[求助] ICC做时钟树时如何让其中的ICG尽量靠近sink端？