不用PLL,实现时钟占空比为25%

easychen · 发表于 2012-7-31 11:34:34

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如何不用PLL，使得输入时钟的占空比改变为25%呢？
现在只能用倍频时钟进行分频，分频后与原来的时钟相与得到，有没有别的办法呢？
输入时钟不能倍频，但是可以有更高的采样时钟。输入时钟为8~12MHz,采样时钟可以为50MHz。
各位有没有什么好的办法啊？

eaglelsb · 发表于 2012-7-31 12:03:56

也就是说，你想不经过任何DCM, PLL之类的，后面要想的频率也等于输入频率，就将时钟频率占空比发生变化？
暂时想不出好的法子，用IODELAY将时钟DELAY若干周期的方法估计也达不到这么大的效果。

你先说说为什么有这样的需求？

easychen · 发表于 2012-7-31 17:18:43

回复 2# eaglelsb

有个项目的一款特殊芯片，要求输入时钟占空比为25%才能正常工作，但是我们的DSP输出时钟只有占空比为50%的，其他信号都符合要求，所以要想办法在DSP后面加入一个最简单电路，使得时钟占空比为25%且相位没有延时。
带PLL的CPLD或者FPGA能够实现，但是成本有点高，希望找个简单低成本的方案噢~
不知道你还有没有好的建议呢？

eaglelsb · 发表于 2012-8-1 10:54:19

回复 3# easychen

采样时钟是做什么用的？相当于FPGA内部的另外个可用的时钟源吧？要不试下以采样时钟为源头产生新时钟的方式？比如把采样时钟弄成输入时钟的四倍，检测输入时钟的上升沿作为计数器开始点，产生新时钟的上升沿，计数器为1时产生下降沿，直到下一个输入时钟上升沿来临再作为新时钟的上升沿……

用输入时钟的上升沿作为同步触发条件，这样产生的新时钟周期性地与输入时钟进行同步，以免产生偏移。
另外，因为输入时钟与采校时钟本来是异步的，并不存在边沿对齐的关系，所以检查输入时钟的上升沿靠的是当采校时钟上升沿采样时，检测到的输入时钟的值和与打了一拍的输入时钟的值分别为1与0，这样来做到。

其实是相当于把输入时钟当成普通控制信号来处理的，如果是时钟信号，是不能直接被另一时钟去采的。

我说得有点乱，看看这法子有帮助没。