后端面试--每日一题（061）

陈涛

picture is a block design.

1) how many timing path?
2）after placement, the worst setup and hold slacks are all 0ns.next building clock tree. Assume the tree is balanced and theinsertion delay is 0.2ns in WC, 0.1ns in BC. Then checking timingagain. Is there any timing violation? how many and how muchviolations there is? is it real? how to fix it?

上图是一个block （不是chip），问
1）有多少timing path
2）place之后，假设setup和hold都正好为0ns，然后插入时钟树，树的完全平衡的，WC的时钟树insertiondelay是0.2ns，BC的insertion delay是0.1ns，这时做STA，会看到timingviolation吗？有多少条violation，各违反了多少ns？他们是真的吗？如何解决？

难度：4

ydfqing

有难度

longjilb

对于我这种新人来说就更加有难度了

1359784773

有4条timing path
CTS后setup  在reg2out path 有violation
         hold     在in2reg上有violation
但是这些violation是假的。需要调整input output的约束。

陈涛

各有多大的violation？
如何调整？

lz1920

如果IO部分是由real clock来constraint的,在做完CTS之后用update_clock_latency 而不是set-propagated_clock,如果是virtual clock constraint IO,那就得先设set_latency_adjustment_options -from clk -to Virtual clk,再update_clock_latency

陈涛

   

in2reg： hold -0.2
reg2out：setup -0.1
zhq415758192 发表于 2011-7-24 08:11

                               
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hold -0.2， setup -0.1 对吗？

陈涛

   

如果IO部分是由real clock来constraint的,在做完CTS之后用update_clock_latency 而不是set-propagated_clock,如果是virtual clock constraint IO,那就得先设set_latency_adjustment_options -from clk -to Virtual clk,再update_clock_latency
lz1920 发表于 2011-7-24 09:52

                               
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没有试过你说的方法，不敢说对错

这是一道由浅入深的问题，第一问很简单，答错的话，后面就不用问了
CTS后，是否有违法，违法多少，是中等难度的问题，答对的话，说明有block level P&R的经验
如何修复违法是有些难度的问题，
简单的回答是在input delay上加clock insertion delay的值，在output delay上减去clock insertion delay的值
但是当有上千个input和output port时，做起来比较麻烦，
有个非常简单的方法，想到了，就是满分！

X6J6P6

回复 10# 陈涛


    set_input_delay -network_latency_included,
    set_output_delay -network_latency_included,
    对吗，陈版主？

陈涛

那个简单的办法是：

设一个虚拟时钟，与clk同频同相，
把所有input，output delay都指定到那个虚拟时钟上，CTS后，只要在虚拟时钟上加上（BC 0.1 WC 0.2）的latency就好了