65nm工艺下锁相环电荷泵漏电问题

suzon · 发表于 2011-6-15 09:55:29

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这是一个65nm工艺电源电压为1.8V的PLL电路的CP部分，如图1所示，

图1

ERR：版图的VC无法被PFD拉高（电路图正常）。

原因：估计有两条

1、偏置电压

电路仿真显示：CP上拉、下拉电流源均为130uA；

版图仿真显示：CP上拉、下拉电流源均为60uA；

查到偏置电压：电路仿真为0.4V，版图仿真为0.3V ；

偏置电路如图2所示

图2

但是，我认为这应该不是影响VC上拉的主要原因。

2、漏电流影响

对于UP、DN如图3所示

图3

在UP为0的情况下，VC一直在努力上拉，却不如在UP为1、DN为0的情况下，降低的多。因此，VC的电压一直保持在0.6V左右振荡，但是锁相环的锁定需要VC为1.2V。

由电路图和版图分析，LPF挂的为理想电容，那么出问题的应该是C1和C3，预充电电路及电阻。个人认为最有可能的是C1，是不是65nm工艺导致这个地方的漏电流将VC拉低了。

另有两个问题：

1、
在图1所示的电路中，电阻R1，R2分别起到什么作用？那么图2中R2呢？

2、
C3为MIM电容，容值为0.9pF，我认为R2和C3本身就是一种滤电路，那么这是不是用来滤出纹波的？

3、
如果我想提高Vbias电压，应该怎样调节电路呢？是不是调节R1就可以了？或者帮我分析一下这个电路。

suzon · 发表于 2011-6-15 10:40:20

这种LPF结构（电阻，电容接电源，以前都是用的接地），有没有什么好处？和接地的有什么区别？

nero007 · 发表于 2011-6-15 13:21:30

PIAOGUO

suzon · 发表于 2011-6-15 18:03:59

怎么没有人做PLL的了吗？

happygrass · 发表于 2011-6-15 23:21:04

回复 1# suzon

CP不是很懂，借此问个有点无关的问题，65nm工艺一般不是配合1.2V的电源电压么~

suzon · 发表于 2011-6-16 10:12:04

回复 5# happygrass

65nm有三种电压：1.2V，2.5V，3.3V，但是为了降低功耗，可以对于1.2V的工艺采用1.0V电压，同理，2.5V可以使用1.8V电压。

happygrass · 发表于 2011-6-16 11:25:39

回复 6# suzon

多谢~

gaojun927 · 发表于 2011-6-16 13:43:59

看了半天，原来还是在后仿阶段，既然是后仿，怀疑什么，都可以debug。比如怀疑漏电就测一下电流好了。我开始还以为是流片回来怀疑这怀疑那。

semico_ljj · 发表于 2011-10-8 12:02:24

nice...

binhailiuhe · 发表于 2011-10-9 11:44:39

C1调小试试看，65nm版图一定要注意寄生效应，千万要对称

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