12bit SAR ADC前仿ENOB只有10

来丶猫猫

学生初学ADC，老师便让我尝试做一个SARADC试试。

CDAC采用VCM_based结构，上极板采样，采样开关采用bootstrap，电容驱动开关采用传输门。全局时钟为10MHz，采样电路在400KHz的采样频率下，输入信号频率为（1331/4096）*400KHz，能达到13.8的有效位数，所以我没把重心放在调节采样电路这块。


比较器采用传统预放大器级联latch电路实现，sar logic目前还是采用传统的同步时序逻辑，先比较后置位。


最开始没有加入冗余项，甚至尝试过分段电容，毕竟十二位的电容阵列算下来不小，但仿真结果都不尽人意，有效位数均在10bits附近，一开始以为是比较器的噪声影响，更换为理想比较器也没有改善。


目前采用的是非二进制冗余项，插入3位。

                               
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目前所有开关，比较器均为理想元件，激励源为理想，采样电路仍然采用栅压自举电路，但仿真结果仍然没有改善，仅仅采样电路部分有效位数提升。
尝试降低采样频率和信号频率也没有明显的改善


（实际电路下仿真也是出现这种有规律的谐波成分）
由于实在无法弄清楚到底哪部分电路出现问题，故在论坛请求各位大神指导，学生基础薄弱，希望各位不吝赐教。

还是说电路没有添加校准电路导致的？但我觉得这个性能指标下应该不需要额外添加校准电路吧？只是学生的猜测

来丶猫猫

直接用cadence里面的spectrum和提取数据到matlab仿真的结果差别不大

来丶猫猫

希望各位大神指点一二，学生下一步该如何改进电路

IC黑乎乎

1.顶板采样的charge injection？2.拼码电路的权重是否和冗余设计对上？3.每个cycle的最后一次比较剩余的余差是否在LSB之内？4.带noise仿真，需要计算各个模块的噪声贡献：KT/C+COMP+QTZnoise

boot2024

请问楼主有没有非二进制冗余项的基础参考资料，希望学习一下

来丶猫猫

IC黑乎乎 发表于 2025-2-22 14:44
1.顶板采样的charge injection？2.拼码电路的权重是否和冗余设计对上？3.每个cycle的最后一次比较剩余的余 ...

首先感谢您的指导。

1、实际电路是存在一定的电荷注入，大概在几mV的样子，请问有什么比较好的方法或是电路结构可以尽量减小这部分影响吗？


2、实际电路存在一定的误差，但因为目前替换为理想开关，权重值都能对应上。实际电路中，增大单位电容是可以改善实际电路的权重值，但电容过大又需要足够大的电流才能驱动，请问这一块比较好的处理方式是不是只有相对合适（小）的单位电容+校准电路了？

3、为了方便用matlab算法计算DNL INL，我将输入信号设置为1.253V的幅值，共模电压为1.25V，然后我发现111...111的那一次量化过程采样电压为2.5013，导致剩余的余差较大，不过其余的量化过程也存在一定的2*LSB的余差。

4、目前我是没有带transient noise仿真的，比较器的噪声采用理想的比较器暂时也可以忽略，那主要的还是电容的热噪声和量化噪声了对吗。

我比较好奇的主要还是我将电路中的绝大部分结构，包括采样开关、电容驱动开关、比较器都更替为理想结构，仿真结果没有一点改善，底噪还是如此的高，甚至存在一定的谐波分量，一时有点不知道从哪一块儿入手。

来丶猫猫

boot2024 发表于 2025-2-23 18:35
请问楼主有没有非二进制冗余项的基础参考资料，希望学习一下

相对基础的可以参看一些硕士毕业论文，相对于IEEE可能会更加入门一些，讲的也会更加细致，不过我也是在学习阶段




一种12位100MS/s逐次逼近型ADC的研究与设计 ——电子科大

高速低功耗逐次逼近式ADC研究与实现 ——上交

A 12-bit 104 MS/s SAR ADC in 28 nm CMOS for Digitally-Assisted Wireless Transmitters

基于整数权重的非二进制 SAR ADC及其校准算法的设计

IC黑乎乎

来丶猫猫 发表于 2025-2-24 09:42
首先感谢您的指导。

1、实际电路是存在一定的电荷注入，大概在几mV的样子，请问有什么比较好的方法或是 ...

可以加个vx，我个人觉得是你量化问题

boot2024

来丶猫猫 发表于 2025-2-24 09:50
相对基础的可以参看一些硕士毕业论文，相对于IEEE可能会更加入门一些，讲的也会更加细致，不过我也是在学 ...

十分感谢

来丶猫猫

优化了一下CDAC结构，目前测出来整体有效位数能达到11.2bit，snr 69dB, SFDR达到80dB的样子，采样电路部分有效位数14.75bit，SNR\SFDR分别为90.5和92.77


冗余结构更换为以下电容分布，因为采用的VCM_based结构，所以省略了最高位12→11，15→14
单位电容采用的20fF

                               
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（后续15位转为12位需要用到全加器）

按照4楼那位大佬说的，目前来看，量化结束后还是存在余差大于lsb的情况，我猜测有两部分导致的：
一、目前权重仍然存在一定误差，最高位权重理想应该为0.446777V，目前的权重大约在0.445933V到0.446297V之间，lsb约为0.610mV
二、采样电路部分采用上极板采样，采样结束仍然会存在电荷注入的情况，采样开关采用的bootstrap开关，下极板的vcm用的传输门作为开关，这里是考虑优化bootstrap呢还是优化掉传输门呢？感觉单单一个传输门的电流有点太小了，尺寸太大寄生电容也会不好控制
不过看起来采样电路部分也存在一定问题

                               
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