12bit SAR ADC前仿ENOB只有10

Hrizon

来丶猫猫 发表于 2025-2-28 10:09
优化了一下CDAC结构，目前测出来整体有效位数能达到11.2bit，snr 69dB, SFDR达到80dB的样子，采样电路部分 ...

兄弟，请问问题解决了吗？我这个也在考虑是否要优化传输门

来丶猫猫

Hrizon 发表于 2025-4-25 21:21
兄弟，请问问题解决了吗？我这个也在考虑是否要优化传输门

很可惜还没有，组里师兄没有做ADC相关的，导师只是一味的让我看论文

对于下一步的优化有点没什么头绪，不过关于VREFP 和VREFN，我认为最好还是用cmos的上拉、下拉是最好的，电流足够大。但因为我采用的是VCM_based结构，不可避免要用到传输门来传输VCM信号。

然后就是DAC部分了，可能是存在一部分电容失配。后续可能会尝试温度码DAC

ICxer

请问一下楼主，你在对输出信号做FFT分析时，那个Peak Sta Level是怎么确定的呢？是需要根据输入信号的峰峰值去计算的吗？我也是在学习阶段，想问一下你有没有遇到过这种问题。

来丶猫猫

ICxer 发表于 2025-4-28 15:48
请问一下楼主，你在对输出信号做FFT分析时，那个Peak Sta Level是怎么确定的呢？是需要根据输入信号的峰峰 ...

你好，我在做fft的时候，我只调节过谐波分量那一栏，并没有太关注过Peak Sta Level这个参数，只是按照默认的参数进行fft分析，默认下和我提取参数到matlab分析相差不大，不过因为也没有尝试过调节Peak Sta Level，也不能妄下定论

简单查了下eetop里关于这个参数的讨论，这位老哥的见解挺有意思的，你可以参考一下




https://bbs.eetop.cn/forum.php?m ... 853911&pid=11442289

BluseZ

请问楼主，主要改进SAR ADC哪些部分的电路呢？我目前做的是8bit 的 40MSAR ADC，前仿真ENOB=6.3bit，我的认知是需要降噪，但是比较器和Pre_Amp的噪声满足1/2量化噪声，接着就不知道优化的方向了。逐次比较的曲线每次也是都建立完成的，所以也是懵的状态。

BluseZ

来丶猫猫 发表于 2025-4-28 14:59
很可惜还没有，组里师兄没有做ADC相关的，导师只是一味的让我看论文

对于下一步的优化有点没什么头绪 ...

DAC部分，如果是前仿真的话，电容失配在电路级应该是不存在的吧？需要人为自己加入才会存在电容失配吧？

ICxer

来丶猫猫 发表于 2025-4-28 16:54
你好，我在做fft的时候，我只调节过谐波分量那一栏，并没有太关注过Peak Sta Level这个参数，只是按照默认 ...

好的，谢谢你的分析，我之前也问过一些人，他们说这个Peak Sta Level就默认为0就行，如果你设置成其他参数的话，就相当于对真实的输入信号幅度进行调制了，仿真出来的ENOB是错的。

来丶猫猫

BluseZ 发表于 2025-4-28 17:42
DAC部分，如果是前仿真的话，电容失配在电路级应该是不存在的吧？需要人为自己加入才会存在电容失配吧？
...

你好，按理说确实如此，所以我很好奇是哪一步出现了差错。现在我能想到的就是DAC结构里的传输门的寄生电容有可能影响了量化，但我尝试过更换为理想元件，也没有改善

关于你的ADC，和我一开始的想法一致，降噪，但由于不清楚噪声是采样过程引入的或是后续量化过程引入的，加入前端低通滤波是否能够改善。恕我能力有限，确实无法给出有见解的建议

ZixunWang

你这个12bit是啥结构的？可以看看结构吗？

来丶猫猫

ZixunWang 发表于 2025-5-11 08:35
你这个12bit是啥结构的？可以看看结构吗？

整体结构主楼基本介绍的差不多了，CDAC基本是由以上结构构成，上极板通过栅压自举开关采样，传输门控制VCM电压，直接采用反相器的上拉、下拉电路进行置位