流水线

一声叹息 · 发表于 2003-10-11 09:09:52

那这样的理解对不对：采用pipeline随着流水级数的增加，会在设计中增加从输入到输出的路径上的触发器的数目。而retiming不会改变从输入到输出的路径上的触发器的数目，但整个设计中的触发器的数目可能会发生改变。

老扁 · 发表于 2003-10-11 12:32:05

楼上的理解很正确

coolhunter · 发表于 2003-10-13 10:28:01

大家都在这里讲理论，可用VHDL如何实现呢。

guanfree · 发表于 2003-11-20 18:36:08

先把原理弄明白了，然后把rtl级的框图画出来，用语言实现是就再简单不过的了，只是时间要费不少

洋洋 · 发表于 2003-11-20 20:34:23

好东西

greatrebel · 发表于 2003-11-23 22:12:07

我接触pipelined是在设计FFT中得，给我感觉，pipelined可以使simpling和signal processing同步。提高处理速度，不过相应得register就要多了！

sams · 发表于 2003-12-1 11:55:02

对于beach老兄，为什么那么多得感慨！？如果你真的行，就拉出来与大家交流了！而不是坐在哪里发牢骚！～

mmttbb · 发表于 2003-12-1 12:55:00

有没有什么例子让我们亲身体会一下的！！
要不总觉的理解不深！！

dairlom · 发表于 2003-12-2 16:07:08

老扁曾说过，P4有二十路流水线。所以频率才能高到G去。
个人理解：流水线准确说只是为提高指令的执行效率。即MIPS。而对提高频率没有帮助吧？一家之言。请大家批评指正！

bravelu · 发表于 2003-12-2 16:55:21

我觉得应该相反，对频率有帮助，对mips帮助不大，应为可能一条指令需要更多的时钟周期才能完成。

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