流水线

ndshyw · 发表于 2003-9-26 22:47:54

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请问verilog中流水线如何使用，受时钟的约束么？

beach · 发表于 2003-9-27 01:19:37

yes, pipeline in risc is very important. designer need to balance the time delay in each stage. then set max delay as timing constraints in synthesis.

bravelu · 发表于 2003-9-27 12:57:17

pipiline 本质是把触发器间的组合逻辑分成两个部分来减少延时。可以用来提高系统工作时钟。synplify里面有个选项据说可以做这个工作，不知道效果如何，可以试试看。

一声叹息 · 发表于 2003-9-27 13:44:46

在Synplify中，Retiming是把触发器间的组合逻辑分成两个部分来减少延时。pipeline我觉得应该是Retiming的一个特例，用于乘法器和ROM。不知我的理解对不对，欢迎探讨。

guanfree · 发表于 2003-9-27 17:04:30

会楼上，流水线用在控制器（译码器）设计上是很有效的。乘法器用流水线是比较常见的，ROM用流水还没有用过，楼上的是不是说得更详细些？流水线的关键技术fifo控制器的设计不知大家有什么高招？

ndshyw · 发表于 2003-9-27 21:09:54

请问楼上兄弟，乘法器用流水如何使用，有无具体例子？请不吝赐教。
email：ndshyw◎sina.com

guanfree · 发表于 2003-9-28 09:56:03

用流水做乘法是简单而且有效的，关键是的有足够的锁存器。我当时做的时候是参考《从算法设计到硬线逻辑实现（技术与方法）》这本书的，109－114页，上面有个6×10的范例，虽然没有源程序，但对流水及流水乘法器的结构描述简单而且充分，建议你看看这本书。

一声叹息 · 发表于 2003-9-28 12:21:30

（1）我在上面说的情况是Synplify中的设置选项。
（2）对通用设计来讲，pipeline是提高系统工作频率的常见方法。它适合于大量数据处理的场合。它实际是将大量的数据处理分成几个阶段。每个阶段都利用上一个阶段产生的中间结果，直到得到最终结果。这样，从一个数据输入到结果输出需要多个时钟周期，但仅从输出结果来看，每个时钟周期均可以得到一个结果。pipeline所付出的代价就是增加了输入到输出的时钟数目。具体对乘法器来讲，乘法操作实际上是累加和移位的操作，因此比较适合于pipeline。