流水线

beach

my goodness! I am very upset to read all of your comment about pipeline! very shame on all of you. truely!!! forgive my negative words. none of you have correct point about pipeline.
from your comment, I can learn you guys are top gun in pratice but not master in theory! and you have little knowledge why pipeline is invented.
this is sad for chinese high education. our teacher is too bad.. it may not be your guys fault.

一声叹息

请beach老兄给我们讲讲pipeline的精髓吧，真心求教，多谢。

iamchine

说到理论方面俺也是惭愧的紧，不是科班EE/CS出身嘛。
俺也在此胡乱冒几句，不对之处也望大家指正。尤其是beach兄
俺是顾名思义，流水线不就是如工厂里将一个生产流程分成多道工序，每道工序之间可以并行的来运行，提高工作效率；同时，以前是将生产流程作为一个周期，现在是每道工序就是一个周期，当然它的频率也高了。
楼主说的Verilog中实现流水线问题俺认为倒没太多必要讨论，流水线是一种设计理念，与语言无太大关系。

axman

to: armsoc 老兄，好像下载不了啊？！

老扁

流水线pipeline和retiming应该不是一回事。
确切的pipeline应该是CPU里的概念，而且这个流水线是事先结构设计好了的；为了增加CPU的频率，就必须增加流水线的级数，比如p4有20多级流水，才达到几个G的频率。
而retiming是在逻辑设计好以后通过把可前可后的逻辑进行重新分配，以平衡两边的延时，从而达到提高工作频率，优化设计的要求；而且这个retiming过程是和你的逻辑设计紧密相关的，可能你的设计根本就不能进行retiming优化。
对于verilog语言本身来说，没有什么pipeline的概念。

bravelu

真是受教了，惭愧得紧，说实话pipeline和retiming的概念我确实有些混淆。抱歉。
希望大家多进行类似问题或其他方面问题的讨论，共同提高。

beach

you are correct!

iamchine

老扁果然是高，概念比俺清晰多了。