PLL Jitter, PhaseNoise cadence 仿真

xq19901211 · 发表于 2024-8-20 20:36:29

高鹏发表于 2024-8-20 13:47
edge number设置为1试试，仿真不出来也很正常，有些时候就是不收敛。

1可以

鹅鹅ee · 发表于 2024-8-22 19:28:22

thanks

ToDai · 发表于 2024-8-22 19:53:46

高鹏发表于 2024-8-15 16:14
用sampled jitter ，选输出信号和地，触发沿选1

请问你知道分频器不收敛有什么方法解决吗？

glaciernight · 发表于 2024-9-19 09:23:13

感谢分享，翻看了一下，好详细

dolamos · 发表于 2024-9-20 19:30:26

kan kan

its_aleix · 发表于 2024-9-26 14:33:03

谢谢大佬！！！！！！！！！！！！！

WoW_Lee · 发表于 2024-12-3 22:17:15

请问你这个文档里PLL Linear Model Testbench 的Vco 和LPF 模型是怎么建立的？

cdting · 发表于 2024-12-4 04:21:39

Thanks!!!

阿纳德斯 · 发表于 2024-12-4 14:11:33

谢谢分享

analog_ICerSL · 发表于 2024-12-4 15:16:27

ganxie

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