DFT at speed测试时的时钟结构

fangwang85

RayCing 发表于 2024-5-13 10:02
不知道你想这样做的目的是什么，另外TestMAX ATPG中除了timing exception相关的几个SDC commond之外，好 ...

谢谢回复，我是想用ATE_CLK  在pll bypass mode来做stuck-at 测试，如果分开几个ATE_CLK  ，就不用做一个大的tree，方便修hold。


再请教您另外个问题， stuck-at compress ，前3条serial 仿真 ，出现got=x 的错误。后面parallel全部过的，如果全改成parallel 也可以pass。（transition 压缩同样方式仿真是pass的） stuck-at compress serial  这个会报
At T=50540ns , V=506, exp=1， got=x ， pin P5_OUT[1] , scan cell 0 。 因为是压缩的，我怎么定位这个scan cell 0 是哪个呢？
十分感谢您的帮助。

RayCing

不好意思，没有遇到过这种情况。可以尝试仿一下非压缩mode的pattern，看看出错的位置

tianzeli

您好，大佬我想请问一下。在AT SPEED 测试期间，OCC的FAST CLK比SLOW CLK还低。比如FAST CLK=8Mhz .SLOW CLK=24Mhz。这种情况下AT SPEED SCAN可以做下去么

GG_amazing

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