DFT at speed测试时的时钟结构

fangwang85

RayCing 发表于 2023-11-27 10:15
1. 首先check一下三个slow_clock是否定义正确

2. 如果1 没问题，check pre-DRC是否干净

谢谢大神回复，确实是clock的问题。 还请教下您，正常设计中加入的mbist的logic ，要不要串到scan chain。我现在没有串，覆盖率是92%

RayCing

fangwang85 发表于 2023-11-28 13:59
谢谢大神回复，确实是clock的问题。 还请教下您，正常设计中加入的mbist的logic ，要不要串到scan chain ...

一般是要串进去的。
下面是个人观点，仅供参考：
如果最后test coverage只关注design本身，个人觉得不用串。mbist logic本身纯粹是为了test而添加的，其在bist_mode下可以被test到，不需要依赖scan去test。

fangwang85

RayCing 发表于 2023-11-29 09:55
一般是要串进去的。
下面是个人观点，仅供参考：
如果最后test coverage只关注design本身，个人觉得不用 ...

我的理解跟您一样，mbist logic本身是测试逻辑. 不用串。谢谢

fangwang85

RayCing 发表于 2023-11-27 10:15
1. 首先check一下三个slow_clock是否定义正确

2. 如果1 没问题，check pre-DRC是否干净

谢谢大神回复 。 我在原来的基础上做了些修改。设计中 slow_func_clk 驱动的reg ，我没有用occ，直接定义了一个专门的scan_clk ，scan_clk直接连接reg的ck端 ，只测stuck-at ；

fast_func_clock 我分了3路， 用了3个occ ， 每个occ的ATE_CLK都是分开的。相当于fast_func_clock1  对应ATE_CLK1 ;fast_func_clock2对应ATE_CLK2,  fast_func_clock3 对应ATE_CLK3. 最后flow也是跑通了，前仿通过。
请教下大神，我这个方案是否有问题？谢谢了

RayCing

fangwang85 发表于 2023-12-25 15:07
谢谢大神回复 。 我在原来的基础上做了些修改。设计中 slow_func_clk 驱动的reg ，我没有用occ，直接定义 ...

方案没有问题。只要片子IO PAD个数足够以及ATE clock channel 个数支持，ATE_CLK port个数大于等于1小于等于OCC个数都行。

fangwang85

RayCing 发表于 2023-12-25 16:33
方案没有问题。只要片子IO PAD个数足够以及ATE clock channel 个数支持，ATE_CLK port个数大于等于1小于 ...

明白了，受教。再次感谢。

fangwang85

RayCing 发表于 2023-12-25 16:33
方案没有问题。只要片子IO PAD个数足够以及ATE clock channel 个数支持，ATE_CLK port个数大于等于1小于 ...

不好意思，再请教下您，还是原来方案。 “ 每个occ的ATE_CLK都是分开的。相当于fast_func_clock1  对应ATE_CLK1 ;fast_func_clock2对应ATE_CLK2,  fast_func_clock3 对应ATE_CLK3”  。这里的ATE1_CLK1 , ATE_CLK2, ATE_CLK3 我是不是得约束成异步的？ 谢谢了

第二个问题是： 如果约束成异步的，那么我在ATPG 推pattern的时候，是不是不能让他们同时跳动。

RayCing

fangwang85 发表于 2024-5-11 17:36
不好意思，再请教下您，还是原来方案。 “ 每个occ的ATE_CLK都是分开的。相当于fast_func_clock1  对应ATE ...

个人理解：ATE_clk约束约束仅是为了做STA timing分析用；ATPG时是否同时（相同时钟沿）跳动，由你定义ATE_clk时的timing wavefrom决定。另外，多个ATE_clk各自关联的OCC之间本身就是异步关系，其后驱动的reg不会同时toggle；

fangwang85

RayCing 发表于 2024-5-11 18:58
个人理解：ATE_clk约束约束仅是为了做STA timing分析用；ATPG时是否同时（相同时钟沿）跳动，由你定义ATE ...

谢谢您回复， 我没有说清楚。我的意思是： 不同的ATE_CLK 我约束成异步关系。 那么ATPG推 stuck-at的pattner的时候，是不是需要设置，让不同ATE_CLK 测试stuck-at的时候 不能同时跳。
occ ATPG 推pattern，各个occ本身异步，肯定是不会同时跳动。

RayCing

fangwang85 发表于 2024-5-12 17:26
谢谢您回复， 我没有说清楚。我的意思是： 不同的ATE_CLK 我约束成异步关系。 那么ATPG推 stuck-at的patt ...

不知道你想这样做的目的是什么，另外TestMAX ATPG中除了timing exception相关的几个SDC commond之外，好像不支持其他约束（也可能记错了），比如你说的将clock之间设为异步。