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楼主: 人生百态

[求助] DFT at speed测试时的时钟结构

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发表于 2023-11-10 14:57:54 | 显示全部楼层


RayCing 发表于 2023-5-30 16:37
现在存在两种情况:一是fast_func_clk和slow_func_clk后都插了OCC,此时scan clock 一般就只有OCC所需的ate ...


请教个问题, ATE clock和scan clock复用。 ATE clock和 fast fun clock后面加入OCC ,
OCC_BYPASS =1 的时候用ATE_CLK 去测stuck_AT
OCC_BYPASS=0的时候用OCC CLK测AT_SPEED。
是否也可以?谢谢了


点评

应该可以的,看RayCing的回复,就是你这个意思。  发表于 2023-11-10 15:45
发表于 2023-11-10 19:43:14 | 显示全部楼层


fangwang85 发表于 2023-11-10 14:57
请教个问题, ATE clock和scan clock复用。 ATE clock和 fast fun clock后面加入OCC ,
OCC_BYPASS =1 的 ...


如果我没理解错的话,你的design中所有clock后都插了OCC,只用一个slow_clk是可以的
发表于 2023-11-11 09:45:37 | 显示全部楼层
本帖最后由 fangwang85 于 2023-11-11 09:48 编辑


RayCing 发表于 2023-11-10 19:43
如果我没理解错的话,你的design中所有clock后都插了OCC,只用一个slow_clk是可以的 ...


是的,所有clock都插了occ, 但是slow_clk 没有共有一个。用了3个occ,slow clock分了3个不同的。通过3个occ驱动所有的reg/CK .

这样实现at-speed和stuck at共存。通过pll_bypss 来切换stuck at和 at-speed模式。 spf里面有inter-scan和inter-scan-occ-bypass ,分别用来推at-speed和stuck-at的fault。

这样可以吗?谢谢了
发表于 2023-11-13 09:48:28 | 显示全部楼层


fangwang85 发表于 2023-11-11 09:45
是的,所有clock都插了occ, 但是slow_clk 没有共有一个。用了3个occ,slow clock分了3个不同的。通过3个o ...


可以
发表于 2023-11-13 10:01:53 | 显示全部楼层


谢谢大神指点  
发表于 2023-11-17 17:27:05 | 显示全部楼层


还有一个问题,麻烦大神指点下,我加set_dft_configuration -pipeline_scan_data  enable, 那么这些pipeline 寄存器的驱动时钟,set_pipeline_scan_data_configuration -tail_pipelin_clock  -head_pipeline_clock我用哪个呢,是三个slow clock任意选一个吗?谢谢了
发表于 2023-11-17 18:51:22 | 显示全部楼层


fangwang85 发表于 2023-11-17 17:27
还有一个问题,麻烦大神指点下,我加set_dft_configuration -pipeline_scan_data  enable, 那么这些pipel ...


三个slow_clk都可以,区别是在压缩chain的头和尾插入的lock-up latch数量可能存在差异。
发表于 2023-11-20 08:57:11 | 显示全部楼层


RayCing 发表于 2023-11-17 18:51
三个slow_clk都可以,区别是在压缩chain的头和尾插入的lock-up latch数量可能存在差异。 ...


明白了 感谢
发表于 2023-11-24 17:58:26 | 显示全部楼层


大神请教个问题, 我用了三个occ, 用三个slow clock去驱动occ。 insert_dft 后发现有S18 和 S19

  DFF xx disturbed during time of 45 of load_unload procedure. (S18)
  DFF xx disturbed during time of 0 of load_unload procedure. (S19)
   如果我用mix_clocks 的方式,那么这些错能少很多从4w降低到1k左右。但是后面DFT 吃spf文件的时候,还是会报这些error。导致无法推pattern
工具用的是2018版本。 我想请教下这个S18 和 S19怎么解决呢。  我trace了报错的电路。 发现reg/Q 点 xxx{}x 。
谢谢了

发表于 2023-11-27 10:15:26 | 显示全部楼层


fangwang85 发表于 2023-11-24 17:58
大神请教个问题, 我用了三个occ, 用三个slow clock去驱动occ。 insert_dft 后发现有S18 和 S19

  DFF x ...


1. 首先check一下三个slow_clock是否定义正确

2. 如果1 没问题,check pre-DRC是否干净
3. 如果1和2均没问题,gui trace,绝大部分是clock和reset的问题
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