Verilog 接口问题

KongDu

zx7504081 发表于 2023-2-21 16:30
1）不用将后缀改为.sv，右键对应的.v文件，点击source Node Properties(或者快捷键ctrl+E)，这样打开文件 ...

如果这么做的话, 在端口例化时需要怎么写呢

KongDu

Mucar 发表于 2023-2-22 13:40
如果你只是不想1行行写类似的代码，完全可以用generate代替。

在端口定义的地方也可以这么写吗?

KongDu

bidrs 发表于 2023-2-27 10:51
模块内如何使用，端口就如何定义。二维数组作为模块接口已经很普遍了，最新版本的工具都不会报ERROR的 ...

原来可以这样啊, 可能是我的版本不够新?

KongDu

PayPal 发表于 2023-2-27 15:58
以下是GPT的回答：

在 Verilog 中，可以使用 generate 块和 for 循环结构来生成并行输出的端口，以减少硬 ...

谢谢你的建议, 用generate的方式我尝试过, 只是不晓得这种并行转串行输出是否会额外增加硬件资源呢

KongDu

rosshardware 发表于 2023-2-27 16:31
用并行转穿行方式不会额外增加硬件开销，最终综合资源一样。

原来不会增加硬件开销啊, 受教了. 我没用这种方式, 主要是担心硬件开销的问题

PayPal

KongDu 发表于 2023-3-1 09:22
谢谢你的建议, 用generate的方式我尝试过, 只是不晓得这种并行转串行输出是否会额外增加硬件资源呢
...

不会增加硬件资源。但是会增加布线。你可以用vivado试一下，看一下资源分布就知道了。

KongDu

PayPal 发表于 2023-3-1 09:26
不会增加硬件资源。但是会增加布线。你可以用vivado试一下，看一下资源分布就知道了。
...

好的, 谢谢你

zx7504081

KongDu 发表于 2023-3-1 09:19
如果这么做的话, 在端口例化时需要怎么写呢

端口例化和之前的一样。

比如有个底层模块把数组或者mem型:

1. module example(
   
2. 
   
3. output  [2:0] mem [0:1]
   

复制代码

则在顶层例化中，只需要把同深度同位宽的接上即可。

1. <blockquote>module top;
   

复制代码

zx7504081

zx7504081 发表于 2023-3-1 21:32
端口例化和之前的一样。

比如有个底层模块把数组或者mem型:

EETOP的代码编辑功能太垃圾了，我文本重新写

module example (

output [2:0]mem [0:1]

);

endmodule

module top;

logic [2:0] string [0:1];

example inst0(

.mem(string)

);

endmodulle

bidrs

KongDu 发表于 2023-3-1 09:21
原来可以这样啊, 可能是我的版本不够新?

你的写法是怎样， 报错的工具版本是？