Verilog 接口问题

KongDu

PayPal 发表于 2023-2-20 17:51
不会，只是增加一些布线

请问是这个样子的吗, 然后额外加一个always块将这两个对应的位连接起来?

                               
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zx7504081

KongDu 发表于 2023-2-20 15:38
这个方式我试过, 但是会给出语法的报错

不知道你用的是不是Vivado，在Verilog-2001标准下数组端口的确会报错，你在vivado里改成System Verilog规则就好了

KongDu

zx7504081 发表于 2023-2-21 10:42
不知道你用的是不是Vivado，在Verilog-2001标准下数组端口的确会报错，你在vivado里改成System Verilog规 ...

• 我用的是vivado, 改成System Verilog 标准的话, 是否也需要将文件的后缀改成.sv?
• 对于System Verilog 编写的程序, 可否作为电路的设计程序而综合呢? 还是只能作为验证程序作为激励文件?
  

wangli_peking

用 generate for

硅下亡魂

gvim  tcl  学两下批量改就行

Mucar

如果你只是不想1行行写类似的代码，完全可以用generate代替。

PayPal

KongDu 发表于 2023-2-20 23:00
请问是这个样子的吗, 然后额外加一个always块将这两个对应的位连接起来?

...

差不多是这个样子了，一般使用generate for+assign将输入数据进行分组成二维数组。

1. generate for(i=0;i<512;i=i+1)
   
2. begin
   
3.     assign data[i] = i_data[i*16 +: 16];
   
4. end
   
5. endgenerate
   

复制代码

bidrs

模块内如何使用，端口就如何定义。二维数组作为模块接口已经很普遍了，最新版本的工具都不会报ERROR的

PayPal

以下是GPT的回答：

在 Verilog 中，可以使用 generate 块和 for 循环结构来生成并行输出的端口，以减少硬件开销和提高代码复用性。下面是一个例子，演示如何使用 generate 块和 for 循环结构生成并行输出端口：

1. module parallel_output
   
2.   #(parameter DATA_WIDTH = 8, parameter PORT_NUM = 4)
   
3.   (input clk,
   
4.    input rst,
   
5.    input [DATA_WIDTH-1:0] data_in,
   
6.    output [PORT_NUM-1:0] out_valid,
   
7.    output [PORT_NUM-1:0] [DATA_WIDTH-1:0] data_out);
   
8. 
   
9.   genvar i;
   
10.   generate
    
11.     for (i = 0; i < PORT_NUM; i = i + 1) begin : output_ports
    
12.       assign out_valid[i] = 1'b1;
    
13.       assign data_out[i] = data_in;
    
14.     end
    
15.   endgenerate
    
16. 
    
17. endmodule
    
18. 
    

复制代码

在上面的例子中，generate 块内的 for 循环会生成 PORT_NUM 个并行输出端口。out_valid 信号是一个 PORT_NUM 位的向量，每个位表示对应的输出端口是否有效。data_out 是一个 PORT_NUM 行 DATA_WIDTH 列的矩阵，每一行代表一个输出端口的数据。在 for 循环中，使用 assign 语句将输入信号 data_in 赋值给每一个输出端口的 data_out，并且将 out_valid 设置为 1，表示所有输出端口均有效。

这样，可以通过修改 PORT_NUM 和 DATA_WIDTH 参数的值来生成不同数量和宽度的并行输出端口，从而实现代码的灵活性和复用性。需要注意的是，在使用 generate 块和 for 循环结构时，生成的端口必须具有相同的宽度，否则会出现错误。

rosshardware

用并行转穿行方式不会额外增加硬件开销，最终综合资源一样。