Verilog 接口问题

KongDu · 发表于 2023-2-20 10:41:32

　　求教各位大佬, 如果说在写Verilog代码过程中, 想要在子模块中并行输出数量很大的数据, 有没有什么便捷方式可以处理, 不用一个个的写? 不想将并行数据转换成串行数据, 那样会增加很多的硬件开销, 希望既可以较小的硬件开销, 又可以便捷的得到并行输出的端口

zx7504081 · 发表于 2023-3-1 22:00:04

zx7504081 发表于 2023-3-1 21:32
端口例化和之前的一样。

比如有个底层模块把数组或者mem型:

EETOP的代码编辑功能太垃圾了，我文本重新写

module example (

output [2:0]mem [0:1]

);

endmodule

module top;

logic [2:0] string [0:1];

example inst0(

.mem(string)

);

endmodulle

zx7504081 · 发表于 2023-2-20 10:41:33

KongDu 发表于 2023-2-21 16:19
我用的是vivado, 改成System Verilog 标准的话, 是否也需要将文件的后缀改成.sv?
对于System Ver ...

1）不用将后缀改为.sv，右键对应的.v文件，点击source Node Properties(或者快捷键ctrl+E)，这样打开文件属性，在type一栏直接改成system verilog即可，这样vivado后续编译或者语法识别都会按照sv的规则来。

2）system verilog可以用于综合同样也可以用于验证，其实当前这个时代你可以理解verilog已经被system verilog完全取代，只不过由于在IC前端设计方面verilog也可以用，同时重构代码太麻烦，因此verilog一直沿用至今

PayPal · 发表于 2023-2-20 10:53:34

将多维数组转换成一维数组，然后用位宽控制数组的元素。

PayPal · 发表于 2023-2-20 10:54:39

本帖最后由 PayPal 于 2023-2-20 17:53 编辑

例如需要输出
[M-1:0] data[N-1:0];
输出端口写
o_data[N*M-1:0];
输入端口写
i_data[i*M +: M];

zx7504081 · 发表于 2023-2-20 11:38:17

个人理解将端口命名为数组或者memory型。

举个例子，比如有一个很大的数据输出。
写成串口型可能要声明成output wire [99:0] port，只需要赋值（输出）一次，但是就如你说的硬件开销大。
可以拆分成output wire [4:0] port [0:19]，这样就变成20个5bit端口，这样手动赋值20次。
虽然不知道能不能帮助上，但我理解大致是这个意思