小白求助片外大电容的LDO补偿问题

andy2000a

chenximing 发表于 2021-2-3 23:48
hi,我是用bondingwire的L来仿真。毕竟ESL很小。如果负载不是安培级别，我就的不用考虑ESL。现在我用Lbond ...

Spice 跑 tran会比跑 ac准 .

  以前碰过 pm够  , 但流片有震荡..  pm 一直 pass ..查不出bug , 最后sim tran 只"某种下"  

  才查到 .   

後 设法先sim  fib 方式 解掉后 , fib下去解 真的可解震荡 .

sim ac 只是参考 .  

chenximing

andy2000a 发表于 2021-2-4 13:25
Spice 跑  tran会比跑 ac准 .  以前碰过 pm够  , 但流片有震荡..  pm 一直 pass ..查不出bug , 最后sim  t ...

sim ac的确只是参考。最终还是需要验证tran是否会震荡。但是tran有时候会震荡，有时候不震荡。那怎么容易仿真出tran震荡？可否分享下你原先的debug经验？

andy2000a

chenximing 发表于 2021-2-4 22:19
sim ac的确只是参考。最终还是需要验证tran是否会震荡。但是tran有时候会震荡，有时候不震荡。那怎么容易 ...

不太记得 . 当初presim 跑很多 case, corner , sweep temp  ..正常没有 ,好在那 chip当初有留 probe_PAD可下针, 另外那个老工艺没法后仿 postsim,好像自己故意加很多 Resistor, Cap 在op_ AMP输入端  .好像 vdd给某电压 瞬间 rampup ?.. 意外 给某电压后 在跳动.  但是也没 ring很久 .. .后来就补偿电容 加大 . 先仿看看 ..解决后,  FIB 做 真的解掉 ,  改版流片回来 确定解掉 .

解电路 : 大胆假设 小心求证,  任何可能都不要放过.  
你认为不可能 …很抱歉, 流片回来跟你仿就不一样  ,
类似问题碰过太多 . 很多 BUG 是你没想到.   

另外多找人讨论, 原 designer 很多解不出自己BUG 因为,  designer 都想自己想 , 以前就帮别人解过 BUG, 完全不在那位 RD想, 一开始 该 RD怀疑 process等…最后都不是

chenximing

andy2000a 发表于 2021-2-5 16:15
不太记得 . 当初presim 跑很多 case, corner , sweep temp  ..正常没有 ,好在那 chip当初有留 probe_PAD可 ...

谢谢分享

zhouyangrun

good不错

kuxuanxinzai

camelotking 发表于 2021-1-30 03:22
Usually POL use LDO with external caps. That's because the LSFET driver using the supply from LDO. L ...

Hi,camelotking

Are there any relevant references paper ?

kuxuanxinzai

龙9527 发表于 2021-1-29 17:57
主极点就在LDO的输出，这种结构的稳定性问题主要靠较大的输出电容将主极点往里推吧。
  次极点由内部第一 ...

大侠， 主极点放在输出大电容的地方，我觉得主要问题就是对esr 太敏感，esr 不能太大。

主极点放在输出级的话，就要求片内的次极点都比较高，这个也可以实现，用缓冲buffer 可以推高内部的次级点， 这样的话几乎可以不用补偿电容，电路也可以很简单。但问题就是，如果片外电容有esr， （比如100mohm + 10uF , 零点就在160K ）， 这个零点会拓宽整个环路的带宽，本来片内次极点很远，但是带宽被拓宽以后，可能就很容不稳定。因此这样对于封装还是PCB 的要求很高 。

这种问题一般是怎么解决的呢？ 或者一般考虑esr 的范围，是个什么量级？

kuxuanxinzai

camelotking 发表于 2021-1-30 03:22
Usually POL use LDO with external caps. That's because the LSFET driver using the supply from LDO. L ...

Hi， 大侠，不知道你能否看得懂中文？为了表述的准确性，我下面用中文请教你：

你说的用片外电容当主极点，片内用低输出阻抗的缓冲buffer 推高次级点的方法很好，很简单，也不用补偿电容。
但是，我觉得，有一个问题就是，这样的话，对输出级的寄生esr 会非常敏感，如果esr 偏大，可能会把带宽拓展的很宽。可能造成PM 恶化的比较厉害。

比如100mohm esr +10uF = 160KHz 的零点。 如果原来带宽>160KHz, 很容就把带宽拓宽都几MHz 。 这种情况下怎么处理？ 是需要约束封装和PCB 的寄生电阻吗？您一般考虑允许的寄生电阻esr 在什么范围？

camelotking

kuxuanxinzai 发表于 2022-3-27 22:26
Hi， 大侠，不知道你能否看得懂中文？为了表述的准确性，我下面用中文请教你：

你说的用片外电容当主极 ...

10uF cap won't have 100mohm ESR. 0603 22uF has only 2~8mohm. 10uF should have even less ESR.

If you really, you can add 0.1uF cap in paralle with 10uF . This is very common method to reduce ESR

kuxuanxinzai

camelotking 发表于 2022-3-30 23:16
10uF cap won't have 100mohm ESR. 0603 22uF has only 2~8mohm. 10uF should have even less ESR.

If y ...

10uF 的确不会有那么大的Esr， 我下载了murata 的电容模型，大概有就有4~5m ohm 的ESR 。
我的意思是如果考虑到其他非理想因素，比如假设PCB 做的不好，封装没有很好，人为引入了Ers， LDO 纹波性能下降没有问题，但不能震荡。