place阶段短线插入大量inverter的原因

jake

无我千里 发表于 2020-11-5 20:53
万分感谢以上各位的解答.
结合其他资料个人总结如下：
1. 工具在短线插入的这么多inverter是为了meet maxCa ...

#1, #2 都是对的。
#3 试一下可以，我个人估计还是过不了 timing 的。

最佳的方案应该是改设计。FIFO 读指针实际就是地址，解码后从 FIFO 选一位置读数据。 读出的数据应该锁存一下，再送出去。 从一楼的报告看，并没有这级锁存，FIFO 的读指针经给一堆组合逻辑就到了数据输出。 FIFO 浅，频率几个M，勉强OK。 这种 1G 时钟还不锁存读数据，基本就像对 physical design, timing 无知的新手写的 RTL 。

冒昧讲一句，用这么先进的工艺，一次流片消耗巨大的资金。 如此之大的投资，找新手做前端基本就是给整个团队挖坑。 前端设计烂，后端只能是 garbage in garbage out,  修不好的。

高速设计，低功耗设计都是前后端整体优化的。   

无我千里

jake 发表于 2020-11-6 11:41
#1, #2 都是对的。
#3 试一下可以，我个人估计还是过不了 timing 的。

感谢回复，我试着反馈下..