LDO输出电压，测试异常

littw

最大设计负载是多少?待载能力强的LDO空载输出不准是正常现象，所以很多LDO有最小负载的要求.

qiwentuo

测试空载输出稳定吗？解决问题先从空载入手，贴个电路图看看

lhlbluesky

空载不准，不可能吧。现在，空载离散很大。电路很简单，就是err amp+功率pmos+分压电阻串+补偿电容。另外，查版图时发现，功率pmos的衬底形成环路，功率pmos的gate采用两端连接也形成了环路，这样的环路会有影响吗，类似电感线圈之类的

lhlbluesky

现在仿真模拟，当电流镜像对管的其中一个管子的一部分gate浮空，浮空电位相对正常值偏+/-0.3V左右，输出电压的5V会引起10%左右的偏差，但实际中，gate浮空很难出现吧，除非漏打contact，几率应该很小。
另外，当有50mA负载时，5V电压值相对空载下降200mv，感觉存在4ohm的寄生电阻，但查了layout和pcb走线，总寄生加起来不会超过0.3ohm。再就是，环路的增益降了很多，至少比正常情况降了9倍，这感觉也不太可能，多大的工艺偏差会导致这么大的gain下降。
在有可能，就是poly-nwell电容漏电，但漏电得达到1uA以上，才会产生如此大的偏差，应该也不会有这么大的漏电吧。
再就是上面说到的layout走线成环的问题，空载都偏很多，感觉也不是这里。

现在好像没思路了，各位，有没有什么idea？

BTW，万用表的正负端之间的内阻，一般多大，我查到是10Mohm，是这样吗？这个内阻怎么调整？

chenximing

输入对管失配百分之10，如果vth=0.7V，单单VTH的失配vos_in=70mV，输出产生5/1.23*70mV=284mV的误差。不知道你怎么仿真失配百分之10的。mc和loopgain有关系？

dundun22

用示波器看看空载时是不是oscillate，还有，电容的图画出来，否则读不明白你是怎么接的。

dundun22

另外，高压bcd工艺不清楚，W/L的ratio= 450:1 是否足够 50mA?

lhlbluesky

输入对管的失配，我仿得是对管的W值偏差10%，不是vth，工艺文件的vth mismatch不会大于4mv。
空载时输出电压没有振荡行为。
电容正=poly，电容负=nwell，正端接V5输出，负端接VFB反馈节点；另外的dummy电容，正负端短接并浮空。
功率管的W/L=800/1，不是450/1，可以承受50mA负载，仿真确认过。

如果是输入对管的vth失配，那么失配最大可能为150mV，不可能这么大吧，工艺得烂到啥程度，所以，不像是vth失配引起的。

如果是loopgain下降，也找不出下降很多的原因。

再有就是，当接有50mA负载，相对空载时输出电压下降200mV，感觉奇怪，寄生电阻查过，很小，这里是个疑问。

chenximing

   

lhlbluesky 发表于 2020-7-2 11:10
输入对管的失配，我仿得是对管的W值偏差10%，不是vth，工艺文件的vth mismatch不会大于4mv。
空载时输出电 ...

你仿真的是beta的失配，没有加VTH失配。W/L一样，也会有VTH失配。4mV最大 vth mismatch 怎么来的/

lhlbluesky

vth mismatch是参考工艺文件的mismatch文档，里面的数据表格，vth mismatch的标准差。