LDO输出电压，测试异常

lhlbluesky

我设计一个LDO，VCC=15V，LDO输出电压5V（给另外一个MCU供电），外部电容：1uF||0.1uF，后仿真一切正常，输出电压tt条件，空载=5.06V，50mA负载=5.04V；
但是，TSOP封装，在芯片测试时，发现5V输出的离散性很大，有的在5V附近，有的偏大，最大5.8V，有的偏小，最小4.4V；
而且，同一颗芯片，空载输出=5.44V，50mA负载=5.22V，感觉LDO输出环路的增益很低，但是，仿真找不出原因，版图也未见明显异常，包括失配等，
电路结构：与电源电压无关的bandgap + 单级运放 + power管，补偿方式为在输出电压V5和电阻串反馈电压VFB之间加电容方式，输出环路的PM最差为39度。
bandgap的输出电压未见异常，只是5V输出离散性太大，不良率大于35%，困扰中。

请问各位大神，发生上述问题的原因是什么，欢迎讨论，谢谢。

tStone

离散性大说明失配的可能性比较大，有没有检查输入对管和负载电流镜的尺寸设置是否合理？OP的增益是多少？Bandgap的参考电压是多少？是否考虑了Bandgap自己的失配？电阻的尺寸设置是否合理（L值太小、比值差距太大等）？

lhlbluesky

在仿真中，故意将输入对管及负载对管的失配设为10%~15%，也没有仿出太大的离散性，OP增益大于55dB，bandgap电压=1.23V，电阻的L=2um。

即使仿真中加入很恶化的失配，也没有得到如此大的离散性，还有没有其他原因？

关键问题，输出环路的增益比仿真低了大约19dB，很奇怪，怎么会这么低？

lhlbluesky

补充一下，环路的补偿电容为poly－nwell电容，poly接正端，另外，还有一个dummy电容，其poly和nwell短接并浮空，这样，是否有隐患？是否有latchup的风险？

lhlbluesky

有没有人遇到过类似问题，工艺是高压bcd工艺，困惑中，谢谢。

acging

需要做probe去抓内部节点电压了。

hezudao

你可以先测一下输出阻抗随频率的变化。debug就是各种测，只问为什么是没用的。

yangbiwen242

反馈电阻用的是什么类型的？

lhlbluesky

输出阻抗随频率的变化怎么测，测psrr吗，反馈电阻用的高阻ppoly，方阻2k

kwankwaner

50ma负载有考虑散热吗，管子已经500mw了，不知道尺寸多大，但局部温度很高了，本身特性和电阻的梯度效应变化会很明显