LDO输出电压，测试异常

xianwu_hs

lhlbluesky 发表于 2020-6-21 10:08
补充一下，环路的补偿电容为poly－nwell电容，poly接正端，另外，还有一个dummy电容，其poly和nwell短接并 ...

曾经刚工作时画版图时，有电位浮空了，资深的layout让我又给连上线，不可预知的风险要避免吧。。。而且dummy我所见的资料都说要接到一个对应的电位

xianwu_hs

有没有做过BG+LDO的联仿，增益掉了是不是电流变大了很多？蒙特卡洛仿真跑一下看看？

lhlbluesky

初步判断，好像和功率管在50ma时的热耗散有关，50ma负载会使芯片温度升高，导致电阻串的剃度变差，分压比降低，还在确认中。另外，空载时的离散性大，不知是何原因，mos和电阻的工艺偏差会导致这么大的离散吗

acging

lhlbluesky 发表于 2020-6-23 20:53
初步判断，好像和功率管在50ma时的热耗散有关，50ma负载会使芯片温度升高，导致电阻串的剃度变差，分压比降 ...

50mA的温升很有限的，电源芯片都是几个A的电流。
你这空载都有问题，应当先debug这个原因，带载的数据此时参考性不大的。

gugu810

仿真数据是前仿吗，跑个后仿看看吧。

gugu810

gugu810 发表于 2020-6-24 14:18
仿真数据是前仿吗，跑个后仿看看吧。

哦，你已经跑过了。。。

mu186041

你有確認過空載時，OPOUT的電壓是多少嗎?
是否OP本身的PMOS被壓垮了 (Vds<vdsat)

因為你單獨模擬OP是用Unit-Gain Buffer的接法，輸出會是鎖在BG的電壓值，但實際空載會是接近VDD的情況

所以你要基於空載的情況去模擬corner的行為，看輸出是不是很不穩定

lhlbluesky

输出功率管的vds为10v，vcc为15v，输出为5v，远大于vdsat。空载时，vbgr输出离tt仿真值偏4.5%，但是，输出电压相对tt仿真值偏15%，感觉还是ldo环路出了问题，或者，ldi的分压电阻比偏差较大，但工艺文件里的电阻失配都小于1%

lhlbluesky

补充一点，v5和vfb之间补偿电容为poly－nwell型，此电容如果漏电很大，在几百na或ua级别，可能会导致如此大的输出电压偏离，但是会有这么大的漏电吗，漏电方向为poly到nwell或nwell到psub。另外，旁边还有一个dummy fliating电容，poly与nwell短接在一起，这个floating电容会有影响吗

lhlbluesky

有人用过这种poly－nwell电容吗，其漏电会有多大？