post-layout simulation problem

boboranche · 发表于 2007-11-25 19:18:55

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各位大侠：

我现在做一个纯数字电路的设计，Astro做了自动布局布线，结果有一些DRC、LVS错误，然后通过Cadence的Layout Editor结合Calibre修改了所有的DRC、LVS错误，但是为了保证时序正确，我想做最终版图的时序验证，不知道改如何做？

luckyant · 发表于 2007-11-29 17:46:28

顶一个！！

kingmomo131 · 发表于 2010-1-15 00:37:28

砍掉重練

signallv · 发表于 2010-1-15 11:18:23

学习，学习。。。

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