蜂鸟e200的VCS仿真以及verdi联调手把手

SYSCLK_ERIC

xiaoliyang 发表于 2019-11-19 17:23
进入verdi中仿真出现了这样的问题是什么原因呀，有遇到过吗？
Warning-[STASKW_RMCOF] Cannot open file
/h ...

解决了吗？

自由电子0209

楼主能分享一下E200的源代码么，现在GitHub貌似不能直接下载了

tangsqai

jfeta 发表于 2021-4-10 06:20
thanks for sharing

楼主你说了个啥

E.E.T.O.P

wode yeshi

badegg3

看一看

tom0626

Good Reference.

zhwsoc

谢谢分享

yang126

xiaoliyang 发表于 2019-11-19 16:15
楼主  我按照你的方法还是有问题，是不是哪里修改有问题，问题如下：
Warning-[LINX_KRNL] Unsupported Lin ...

请问楼主，这个问题您怎么解决的
Error-[COP_PLI_TAB] Cannot open pli table file
  Cannot open pli table file

live_不易

adan313 发表于 2019-9-18 01:38
楼主，这个报错怎么处理里啊，，makefile里边已经+incdir+但是还是不行。

请问这个报错，有解决方案了吗

live_不易

live_不易 发表于 2023-7-7 14:26
请问这个报错，有解决方案了吗

已经解决了，仿真能够出现pass了


!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!

Warning-[STASKW_RMIEAFL] Illegal entry
/home/will/VLSI/e200_opensource/vsim/run/../install/tb/tb_top.v, 269
  Illegal entry found at file .verilog line 1 while executing $readmem.
  Please ensure that the file has proper entries.

ITCM 0x00: xxxxxxxxxxxxxxxx
ITCM 0x01: xxxxxxxxxxxxxxxx
ITCM 0x02: xxxxxxxxxxxxxxxx
ITCM 0x03: xxxxxxxxxxxxxxxx
ITCM 0x04: xxxxxxxxxxxxxxxx
ITCM 0x05: xxxxxxxxxxxxxxxx
ITCM 0x06: xxxxxxxxxxxxxxxx
ITCM 0x07: xxxxxxxxxxxxxxxx
ITCM 0x16: xxxxxxxxxxxxxxxx
ITCM 0x20: xxxxxxxxxxxxxxxx
"/home/will/VLSI/e200_opensource/vsim/run/../install/rtl/general/sirv_gnrl_xchecker.v", 41: tb_top.u_e203_soc_top.u_e203_subsys_top.u_e203_subsys_main.u_e203_cpu_top.u_e203_cpu.u_e203_itcm_ctrl.u_sram_icb_ctrl.u_byp_icb_cmd_buf.u_bypbuf_fifo.dp_gt0.wptr_vec_0_dfflrs.sirv_gnrl_xchecker.CHECK_THE_X_VALUE: started at 17594ns failed at 17594ns
        Offending '((^i_dat) !== 1'bx)'
Fatal: "/home/will/VLSI/e200_opensource/vsim/run/../install/rtl/general/sirv_gnrl_xchecker.v", 41: tb_top.u_e203_soc_top.u_e203_subsys_top.u_e203_subsys_main.u_e203_cpu_top.u_e203_cpu.u_e203_itcm_ctrl.u_sram_icb_ctrl.u_byp_icb_cmd_buf.u_bypbuf_fifo.dp_gt0.wptr_vec_0_dfflrs.sirv_gnrl_xchecker.CHECK_THE_X_VALUE: at time 17594 ns

Error: Oops, detected a X value!!! This should never happen


源代码中存在一个不确定信号检测电路，检测到不确定信号就会停止仿真，并输出上面一句话。

源代码 e200_opensource/vsim/install/tb/tb_top.v:269 是下面这句
$readmemh({testcase, ".verilog"}, itcm_mem);

需要从.verilo文件读数据，我找了很久没有工程目录下有这个文件。再看楼主推荐的 e200_opensource/doc/蜂鸟E203快速上手介绍.pdf 文档 2.2.2 节提到【e200_opensource 的以下目录(generated 文件夹)下,已经预先上传了一组编译成的可执行文件和反汇编文件,以及能够被 Verilog 的 readmemh 函数读入的文件。】于是将该文夹中的某个.verilog文件内容拷贝到  e200_opensource/vsim/run/.verilog 文件中运行成功。

再次编译出现 [终端输出]

!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
ITCM 0x00: 340510730001aa0d
ITCM 0x01: ff85051300002517
ITCM 0x02: 01f5222301e52023
ITCM 0x03: 040f416334202f73
ITCM 0x04: 4fa507ff02634fa1
ITCM 0x05: 0c634fad05ff0f63
ITCM 0x06: 0bff05634f8505ff
ITCM 0x07: 4f9d0dff00634f95
ITCM 0x16: 2f03f52505130000
ITCM 0x20: 2f8300052f03f065
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~~~~~~~~~~~~~ Test Result Summary ~~~~~~~~~~~~~~~~~~~~~~
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~TESTCASE:                                                                                                                                                                                                                                                                                                              ~~~~~~~~~~~~~
~~~~~~~~~~~~~~Total cycle_count value:      23452 ~~~~~~~~~~~~~
~~~~~~~~~~The valid Instruction Count:      14340 ~~~~~~~~~~~~~
~~~~~The test ending reached at cycle:      23406 ~~~~~~~~~~~~~
~~~~~~~~~~~~~~~The final x3 Reg value:          1 ~~~~~~~~~~~~~
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~~~~~~~~~~~~~~~~ TEST_PASS ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
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