蜂鸟e200的VCS仿真以及verdi联调手把手

douyajia17

放假了，闲着没事拿这个玩玩。
想玩前提是要准备好能用的VCS 和Verdi，这个坛子里有，我装得2016版。

先去github上下载e200：https://github.com/SI-RISCV/e200_opensource
git clone可能会很慢，别着急，有办法。我用firefox的，chrome。
1.装上Tampermonkey
2.装上这个：https://greasyfork.org/zh-CN/scr ... 7%E5%8D%9A%E5%AE%A2
3.再访问e200 github就有 快速下载通道，下载就行，我这600KB/s左右。
解压，得到e200_opensource-master，进去先找doc，打开快速上手介绍的pdf，去2.4节
照着教程做，这里直接从步骤三开始。
1.在vsim下打开终端，然后
make install CORE=e203，这步是为了在vsim下生成install文件夹，里面是仿真用的rtl和tb
2.打开vsim下的bin文件夹，在这里用编辑器打开run.makefile，这里是关键的地方，需要在这个文件里填写仿真工具和仿真参数，我已经改好一份，可以参考，不出意外的话你只需要在这个文件里把LD_LIBRARY_PATH改成你的路径然后替换到bin目录里就行，我这里是/eda/verdi/share/PLI/VCS/LINUX64，用你的verdi安装路径替换我的。
3.至于dump波形的问题，需要修改另一个文件，tb文件夹下的tb_top.v,实际上就是加上dump波形的指令，我也修改了一份，替换你的就行
4.这个时候回到vsim下的终端执行make compile，应该就能跑了，出错就自己按照报错随机应变
5.后面照着教程做就行。
dump出的波形要用verdi打开的话在vsim下的终端执行mk wave，就会打开verdi以及log档， 波形文件在vsim下的run文件夹中，以rv32之类的开头的文件夹里，也就是你跑的pattern的名字。
6.开撸RTL。

adan313

楼主，这个报错怎么处理里啊，，makefile里边已经+incdir+但是还是不行。


Error-[SFCOR] Source file cannot be opened
  Source file "e200_defines.v" cannot be opened for reading due to 'No such
  file or directory'.
  Please fix above issue and compile again.
  "/home/liuxf/work/core/e200_opensource/vsim/run/../install/tb/tb_top.v", 2
  Source info: `include "e200_defines.v"

adan313

楼主，make compile 多次出现tb_top文件中的一些define报错，但是tb_top中是有·include "e203_defines",你遇到过这样的错误吗？？上一条的问题我已经改了，但是后面紧接着出现其他的错误。。。

adan313

楼主，处理好了。问题的原因是我直接用你给的tb_top.v文件了。。实际上是要make install CORE=e203之后，生成了./install/tb/tb_top.v ,然后在这个里边加fsdbDump这两句，。因为每次install之后的tb_top.v文件也是不一样的。。。麻烦了

swufish

谢谢分享！

wj_godhelpme

谢谢楼主分享

somerice

感谢楼主分享，我也终于跑起来了。

syjuang@123

Thanks

xiaoliyang

楼主  我按照你的方法还是有问题，是不是哪里修改有问题，问题如下：
Warning-[LINX_KRNL] Unsupported Linux kernel
  Linux kernel '4.15.0-66-generic' is not supported.
  Supported versions are 2.4* or 2.6*.


Warning-[UNKWN_OPTVSIM] Unknown option passed
  Ignoring unknown option '-fPIC' passed to 'vcs' and continuing compilation.

*** Using c compiler gcc-4.8 instead of cc ...
                         Chronologic VCS (TM)
         Version L-2016.06_Full64 -- Tue Nov 19 16:08:00 2019
               Copyright (c) 1991-2016 by Synopsys Inc.
                         ALL RIGHTS RESERVED

This program is proprietary and confidential information of Synopsys Inc.
and may be used and disclosed only as authorized in a license agreement
controlling such use and disclosure.


Warning-[LCA_FEATURES_ENABLED] Usage warning
  LCA features enabled by '-lca' argument on the command line.  For more
  information regarding list of LCA features please refer to Chapter "LCA
  features" in the VCS/VCS-MX Release Notes


Error-[COP_PLI_TAB] Cannot open pli table file
  Cannot open pli table file
  '/home/xly/xly/synopsys/verdi/bin/verdi/novas.tab'.
  Please make sure tab file exists and readable.

Bad command line arg encountered
CPU time: 1.159 seconds to compile
Makefile:55: recipe for target 'compile.flg' failed
make[1]: *** [compile.flg] Error 1
make[1]: Leaving directory '/home/xly/xly/11.19/e200_opensource/vsim/run'
Makefile:35: recipe for target 'compile' failed
make: *** [compile] Error 2

是不是添加的路径有问题呀？请指导一下，谢谢！

xiaoliyang

进入verdi中仿真出现了这样的问题是什么原因呀，有遇到过吗？
Warning-[STASKW_RMCOF] Cannot open file
/home/xly/xly/11.19/e200_opensource/vsim/run/../install/tb/tb_top.v, 261
  Cannot open file '.verilog' passed as argument to $readmem.
  Please verify that the first argument to $readmem is a file that exists with
  proper permissions.

ITCM 0x00: xxxxxxxxxxxxxxxx
ITCM 0x01: xxxxxxxxxxxxxxxx
ITCM 0x02: xxxxxxxxxxxxxxxx
ITCM 0x03: xxxxxxxxxxxxxxxx
ITCM 0x04: xxxxxxxxxxxxxxxx
ITCM 0x05: xxxxxxxxxxxxxxxx
ITCM 0x06: xxxxxxxxxxxxxxxx
ITCM 0x07: xxxxxxxxxxxxxxxx
ITCM 0x16: xxxxxxxxxxxxxxxx
ITCM 0x20: xxxxxxxxxxxxxxxx
"/home/xly/xly/11.19/e200_opensource/vsim/run/../install/rtl/general/sirv_gnrl_xchecker.v", 41: tb_top.u_e203_soc_top.u_e203_subsys_top.u_e203_subsys_main.u_e203_cpu_top.u_e203_cpu.u_e203_itcm_ctrl.u_sram_icb_ctrl.u_byp_icb_cmd_buf.u_bypbuf_fifo.dp_gt0.wptr_vec_0_dfflrs.sirv_gnrl_xchecker.CHECK_THE_X_VALUE: started at 17594s failed at 17594s
        Offending '((^i_dat) !== 1'bx)'
Fatal: "/home/xly/xly/11.19/e200_opensource/vsim/run/../install/rtl/general/sirv_gnrl_xchecker.v", 41: tb_top.u_e203_soc_top.u_e203_subsys_top.u_e203_subsys_main.u_e203_cpu_top.u_e203_cpu.u_e203_itcm_ctrl.u_sram_icb_ctrl.u_byp_icb_cmd_buf.u_bypbuf_fifo.dp_gt0.wptr_vec_0_dfflrs.sirv_gnrl_xchecker.CHECK_THE_X_VALUE: at time 17594

Error: Oops, detected a X value!!! This should never happen.

$finish called from file "/home/xly/xly/11.19/e200_opensource/vsim/run/../install/rtl/general/sirv_gnrl_xchecker.v", line 41.
$finish at simulation time                17594
Simulation complete, time is 17594.
sirv_gnrl_dffs.v, 240 : module sirv_gnrl_ltch # (

谢谢！！！