关于RTL中#DLY问题的请教及帧头检测方面的疑惑？

IC.Michael

(1) 有个小问题，一直没想明白，特来请教下，就是RTL中always时序块中会有这种写法：a <= #DLY b; 首先，这个#DLY是不会在综合中起作用的，但是在仿真中会起作用，为什么要这么写呢，是因为需要模拟c-2-q的delay吗？那么这种写法和不带#DLY的写法，在仿真上会有什么差别呢？

(2) 想起以前学生时代做过的一个试验，就是帧头检测，比如数据帧是“1010”开始，每个比特持续125ns，8MHz，那么我在接收侧需要检测到这个帧头才开始接收数据，这个该怎么做呢？我之前是，用一个80Mhz的clk去采样，每个比特采样10个点，保证采样到的是10个“1”，10个“0”，10个“1”，10个“0”，检测到这个序列，才意味着帧头检测到吗？感觉这样子的状态机很“傻”很庞大，我想了解下数据帧头检测或者同步用的是什么样的方法呢？求教下！

asic_service

关于 #UDLY的问题，这个课程应该说清楚了：
https://ke.qq.com/course/379929?tuin=64ce5e2a

后面的地方。

gaurson

帧头检测这个，还是要先把整个协议分析透，才好开展设计，比如如何避免数据中有帧头等。而且要考虑伪同步和伪失步的条件，不是连续若干个比特流都是1010就是检测到，而应该是若干个帧检测到为1010开始，才认为是同步，若干个帧检测不到1010才是失败，至于若干是多少，取决于协议。

IC.Michael

gaurson 发表于 2019-4-4 17:39
帧头检测这个，还是要先把整个协议分析透，才好开展设计，比如如何避免数据中有帧头等。而且要考虑伪同步和 ...

多谢您的回复，想请问下如何去检测“1010”这个序列呢，是用和数据速率一样的时钟去采样吗，然后做一个序列检测状态机，这中间涉及时钟同步的问题吗？

IC.Michael

asic_service 发表于 2019-4-4 13:09
关于 #UDLY的问题，这个课程应该说清楚了：
https://ke.qq.com/course/379929?tuin=64ce5e2a

好的多谢您的回复，我去看看哦，另外不知能否请您简单描述下这个理解呢~

七点班车

不加#UDLY，有些仿真工具可能会采错，本来是要采时钟沿前的数据，结果采到了时钟沿后的数据了，即使是前仿。

IC.Michael

七点班车 发表于 2019-4-8 21:10
不加#UDLY，有些仿真工具可能会采错，本来是要采时钟沿前的数据，结果采到了时钟沿后的数据了，即使是前仿 ...

哦哦原来如此，多谢您的回复。我有一个疑问啊，那为什么会采错呢？一般这个加多少合适呢？

glace12123

1、#DLY可以单纯理解为模拟TCQ，这样在仿真时可以看得更清楚，不会和时钟边沿重叠。
2、帧头检测，有同步检测和异步检测，类似串口检测就是异步，需要用8倍、16倍的时钟去做多数表决检测，如果是同步检测，那就用同步时钟1拍1bit的做检测即可

gaurson

IC.Michael 发表于 2019-4-9 00:24
哦哦原来如此，多谢您的回复。我有一个疑问啊，那为什么会采错呢？一般这个加多少合适呢？
...

采错的根因一般是采样时钟和采样信号在时钟边沿事务队列中的位置不同所致，可能你用了环境产生的时钟去采样DUT内部信号或者反过来。只要你的处理符合规范，一般不会采错的。至于那个时钟边沿 事务队列的含义，在论坛里找一下吧，专业叫法有点记不住了，就是时钟边沿的passive area或者active area。

IC.Michael

glace12123 发表于 2019-4-9 12:36
1、#DLY可以单纯理解为模拟TCQ，这样在仿真时可以看得更清楚，不会和时钟边沿重叠。
2、帧头检测，有同步检 ...

多谢您的解答，学习了，帧头检测同步异步之分，我再去想想。