systemverilog 和systemc，e,evra语言比较，有哪些优缺点？questa与vcs有哪些优缺点？

wuyingpan06

systemverilog 和systemc，e,evra语言比较，有哪些优缺点？questa与vcs有哪些优缺点？

fanb1983

systemverilog融合了很多OOP的思想，更适合于在验证中使用，systemC是做建模用的
questa感觉和modelsim没有太大区别，其它没有用过，就不加评论了

davis_chen

liaojie liaojie

distinct

SystemC式還在Truncation Level的語言工具
本質上還是屬於C語言，對於大型SoC設計較具備優勢
(速度上想要快速有暫時性的結果的話)
不過目前的技術上來說 SystemC是unsynthesizable

而SystemVerilog是Synthesizable的HDL，相較較於SystemC來說是完全不同階層的語言
原則上SystemVerilig還是屬於Register Transfer Level的語言，
只是相對於Verification跟Assertion Test的部分有相當大幅度的改善(這點是相對於Verilog-2001,1995)

loisfun

sv更适用于验证，sc更适用于建模
vera和e已面临淘汰
没用过questa，不作评论

zhww722

楼上的这么说　是不是学system　verilog比较好点啊

硬币

systemveirlog, e, vera是属于一个层次的语言, 只不过systemverilog成为IEEE的
标准, 其和vera其实有很大的相似性,而systemc则是更高层次上的一种语言,主要应用与系统验证

star_fans

verilog 代码的内涵不仅仅是RTL,所谓RTL 应该只是verilog中的可综合语句子集.
systemverilog 增强了验证方面的支持．　
入手的话还是选择verilog入手吧，刚开始验证还是要丛模块的功能仿真开始，至于模型的验证用Ｃ也是很流行的．
很多软件工程师转型到验证上都用Ｃ．

fengky20002002

学习啦

edalearner

现在modelsim/questasim看上去越来越不行了。vcs上编译通过的代码modelsim可能不行。