systemverilog 和systemc，e,evra语言比较，有哪些优缺点？questa与vcs有哪些优缺点？

enzyme_wy

system C 很有前途，特别对于ESL 验证

usb_geek

systemverilog就是verilog + VERA 然后增加一点其他的东西。
VMM in verilog 就是RVM in vera.
思想一摸一样， 只不过systemverilog把两种语言合成一种语言，工具上统一，方便一点。不过目前，还没有那个工具对systemverilog support非常非常好。

vera + verilog还是目前最佳方案！vera不会被淘汰的。

等system verilog工具完全稳定，没有bug, suport很完整，这时候可能vera才会慢慢减少，直到消失（估计至少10年），但是vera的思想还是在system verilog中传承下来了。

jesenlee

hen hao a

Kelfy

sv 在验证方面非常牛，不过要学的东西也多。不过总体来说，现在数字集成电路设计都提倡Design for verification，所以，好的验证手段还是很有必要的！！

eyeloveu

I am a beginer, i think first everybody should learn verilog well! haha

TimChern

I am a beginer, i think first everybody should learn verilog well! haha

悉你

各取所长，成就自我！

Veriart

个人感觉questa对SV的支持不如VCS好，特别是一些SV代码在questa下不能跑，但是换在VCS下就能运行。

ysenchen

System verilog will be a better to learn for ASIC engineer.

mors

提出这样的问题，就说明只是一个初学者。建议从verilog开始，等做几个项目后，就会知道该选择哪种验证语言了。没有项目经验，验证语言的好处也很难体会到，学习起来事倍功半。