systemverilog 和systemc，e,evra语言比较，有哪些优缺点？questa与vcs有哪些优缺点？

jarronaaron

学习了，不知道有什么好书系统介绍一下这些语言？

lianhuo

感觉systemc建模用的更多，sv在验证平台搭建用的比较多，vcs和questa各有长处吧

jayne

SystemC式還在Truncation Level的語言工具
本質上還是屬於C語言，對於大型SoC設計較具備優勢
(速度上想要快速有暫時性的結果的話)
不過目前的技術上來說 SystemC是unsynthesizable

而SystemVerilog是Synthesiz ...
distinct 发表于 2007-11-2 10:45

                               
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system verilog 好像是不能综合吧？

birdshanshan

system verilog 好像是不能综合吧？
jayne 发表于 2009-12-30 20:11

                               
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应该说可综合的部分和Verilog差不多。SV 主要还是为了验证开发的。说到语言，不知SV+SC 的前景如何，不知道哪位高手分析过？呵呵。毕竟这里混的，大部分以前在学校是电子类背景的（微电子、通信、信号、电路），很少有做语言的专业研究的，呵呵。：）

jasonqiu

学习中了解到，高层次设计中systemverilog与systemC的主要不同：
1、sv提供了一种建模语言，不需要学习C++和标准模板库就可以创建模型
2、sv简化了自顶向下的设计，可以在sv中创建模型，而后在下一层重新定义每个模块。初始的系统级模型可以被重新用作参考模型。

ywkai

学习中！

wangzhanfei001

thanks'
thanks

thesoloist

sv做验证的部分也不需要综合啊，设计的部分和verilog其实差不多，有些地方更细化了（比如always系列）。感觉sv比较容易和verilog连起来，所以上手难度会下降，但是要做精就是另一回事了。
至于工具...只用过modelsim的飘过。正在学习vcs

waterlegend

学习,学习

qingyulan

正在学习SystemVerilog