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楼主: wuyingpan06

systemverilog 和systemc，e,evra语言比较，有哪些优缺点？questa与vcs有哪些优缺点？

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rr253
发表于 2010-5-15 08:09:01 | 显示全部楼层
questa和modelsim基本上算同一个东西
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hkof11
发表于 2010-5-17 12:08:14 | 显示全部楼层
多谢啦啊啊啊啊
畅销就业培训课《芯片验证从入门到精通》推荐就业，赢取高薪！
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geng0202
发表于 2010-5-17 23:51:01 | 显示全部楼层
SystmC用于ESL建模，systemverilog用于验证，现在都是IEEE标准了
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geffory
发表于 2010-5-18 09:50:56 | 显示全部楼层
如果要SOC验证用的话还是SystemC建模+C++做TestCase，中间在用上VPI比较方便
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hanzokram
发表于 2010-5-18 23:05:13 | 显示全部楼层
不错  学习了
畅销就业培训课《芯片验证从入门到精通》推荐就业，赢取高薪！
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icfans3
发表于 2010-5-31 22:06:45 | 显示全部楼层
有收获~~~~~~~~
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