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楼主: windhxc

国内用system verilog请说一声.

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发表于 2008-6-18 20:11:13 | 显示全部楼层
谢谢各位指点,我也准备学习去了~~~
发表于 2008-7-3 10:08:24 | 显示全部楼层
systemverilog的代码风格会更好,可读性更好,应该是趋势!!
发表于 2008-8-17 23:03:52 | 显示全部楼层
我们一直在用...
发表于 2008-9-1 15:01:43 | 显示全部楼层
good good
发表于 2008-9-1 15:03:25 | 显示全部楼层
thanks
发表于 2008-9-3 12:06:12 | 显示全部楼层
下午就去上EDA的课,就是用SV讲的,俺得好好听啊,呵呵
发表于 2008-9-19 17:13:29 | 显示全部楼层
没用过,不好用
发表于 2008-9-24 10:15:41 | 显示全部楼层
呵呵,感觉VHDL的思想比verilog好,但verilog还不是存在?关键是以前有了很多verilog的东西,复用起来比重新用sv写一个方便的多。
发表于 2008-9-25 23:41:17 | 显示全部楼层
楼上还是没有看到SV的强大

比如多个模块的联通测试 你需要实例化每个模块
那么多的引脚
引脚你怎么做复用?

我是懒惰之人 所以我用SV

这只是SV能让我更懒惰的一个小方面
发表于 2008-9-26 11:13:47 | 显示全部楼层
我们的设计中会用到很多以前的模块,而这些模块以前是有完整的验证环境存在的。在新的系统中,我只需要把这些环境拿来用就可以了,管他是用的什么语言?还有一些项目就是更改以前芯片的Feature,这样,连整个环境都复用了。只有新设计的模块,考虑到效率,才会用system verilog.还有些公司,验证和设计是不分的。有些人习惯了用verilog设计,verilog验证。让他们用verilog设计,SV 验证,很容易混的。
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