国内用system verilog请说一声.

eddsos · 发表于 2009-1-9 08:42:20

呵呵，还是有用的。随机很强大。控制到没什么改进。VMM感觉很乱。
因为它是从vera演变来的，考虑到了很多同vera的兼容性问题。有些地方研究了vera才会对VMM有更深的理解。

peakylee · 发表于 2009-3-1 09:42:29

我们公司开始的时候用E，现在在向SV过渡

TommyGG · 发表于 2009-3-2 00:14:43

去年开始，淘汰OpenVera+RVM，启用SV+VMM，感觉好用得多。

悉你 · 发表于 2009-7-4 00:50:23

一个东西存在，消失都不是一件容易事！

Veriart · 发表于 2009-7-4 16:01:39

我在想，Verilog出了第三代之后，还有人会使用VHDL吗？

jinfenghit · 发表于 2009-7-4 22:58:07

正在用，感觉很好用！

ch2007 · 发表于 2009-7-7 09:30:44

只在研究所用的多，公司用system c多点

yns001 · 发表于 2009-7-20 16:33:00

以后有需要的话我也去好好学学

peter_wx · 发表于 2009-8-10 12:42:33

good for sv to extend its field

rab2002 · 发表于 2009-11-13 00:18:50

正在学SV

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