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国内用system verilog请说一声.

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发表于 2007-10-9 23:15:01 | 显示全部楼层 |阅读模式

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现在验证语言多种多样,什么systemc, system verilog, e, psl等等,种类太多,各位都用什么?用system verilog有吗?
发表于 2007-10-12 12:28:53 | 显示全部楼层

力挺SystemVerilog

个人认为SystemVerilog用于复杂的芯片设计验证是目前业界的趋势,三大EDA厂商也在力挺之,大的design house渐渐使用它作为主流验证语言,原因有一下几个:
(1)SystemVerilog向下兼通VerilogHDL,而VerilogHDL目前是RTL设计主流的HDL,因此使用SV验证VeirlogHDL是非常“自然”和恰当的事;
(2)SystemVerilog吸收了最新验证的思想并集强大的验证技术于一体,例如:ABV(Assertion-based Verification)、CDV、随机测试、自动测试平台、层次化验证平台、面向对象的建模思想等等。
(3)业界普遍看好,包括前面提到的三大EDA厂商力挺,各自推出了基于SV的验证方法学以及免费的验证组件;
(4)SystemVerilog正朝着设计、验证一体化发展,因其完全兼容VerilogHDL,故可以用之作为RTL设计语言,目前关键是EDA工具的支持,这方面Synopsys正在开发基于SV的综合工具。
对于其他语言,我的看法是:
(1)SystemC,可能比较适合做ESL建模,但因其并未脱离C/C++的框架,目前似乎尚未被广泛接受;
(2)e:专门的验证语言,国外design house专业验证语言,但随着SV的出现可能会推出历史舞台,因为既然有了像SV一样设计、验证一体化的语言,为什么还需要再去掌握和使用e呢?
(3)PSL:只知道它用于ABV,可能还会用于形式化技术。



[ 本帖最后由 karnizhu 于 2007-10-12 15:49 编辑 ]
发表于 2007-10-12 14:45:23 | 显示全部楼层
感觉SV是大势所趋,Cadence原来是主打e的,在SV成为IEEE标准后和Mentor一起搞了OVM。
发表于 2007-10-21 17:21:09 | 显示全部楼层
鉴于sv被炒得比较火,准备学习
发表于 2007-10-22 21:30:57 | 显示全部楼层
我们公司就有用
发表于 2007-10-26 11:34:33 | 显示全部楼层
我们公司都用了一年多了
发表于 2007-10-28 09:16:21 | 显示全部楼层
我们公司就有用
发表于 2007-11-17 14:22:16 | 显示全部楼层
基本了解...
发表于 2007-11-19 23:36:08 | 显示全部楼层
如果想做验证这方面的 应该主要看哪一种啊
发表于 2007-11-25 18:55:07 | 显示全部楼层
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