[原创] 模块例化 自动生成 的小工具

onioni

功能简述：

vlog_inst <file_name>

从输入的verilog文件中查找模块，自动生成该模块实例化 的代码（包含 连线定义 和 实例），支持verilog2001,verilog1995。

使用方法：
   
  可在UE中调用，

      1.菜单->高级->工具配置->命令
           vlog_inst %P%N%E            

      2.菜单->高级->工具配置-> 输出 （选择 捕获输出， 输出到列表框）
     

运行结果例子：

//----------------------------------------------------------
// INPUT wire definition --- fifo_128x8
//----------------------------------------------------------
wire  sinit;
wire  rd_en;
wire  wr_en;
wire  clk;

//----------------------------------------------------------
// OUTPUT wire definition --- fifo_128x8
//----------------------------------------------------------
wire  full;
wire  empty;

//----------------------------------------------------------
// Module instantiation --- fifo_128x8
//----------------------------------------------------------
fifo_128x8 #(
  .data_width ( 8    ),
  .fifo_depth ( 128  ),
  .fifo_width ( 7    )
  ) fifo_128x8_inst (
  .sinit ( sinit ), // I
  .rd_en ( rd_en ), // I
  .wr_en ( wr_en ), // I
  .clk   ( clk   ), // I
  .full  ( full  ), // O
  .empty ( empty )  // O
); // generated by "VLOG_INST"


备注： 这个小工具是用TCL完成的，可能还存在缺陷。
          每个人的代码风格都不尽相同，某些代码风格可能得到的结果不对，如果在使用中发现问题，请联系我： onioni@usa.com

[ 本帖最后由 onioni 于 2007-9-21 09:52 编辑 ]

slove9999

have a look。。。。

vingving

睇下先顶啊

tangzhonghua16

fffffffffffffffffffffffffffff

zhongjf001

太牛了！！！！！感激涕零啊！！！！