请教：关于信号同时做时钟和数据的问题

nqq

请问在同一个模块中，一个信号可以既做时钟又做数据使用吗？
这样做会给综合带来什么问题，可以解决吗？

例如：系统时钟clk_sys,另一个时钟clk
使用了如下的描述：
always @(posedge clk or negedge rst)
   .............

always @(posedge clk_sys or negedge rst)
    .........
   if(clk)  ........

always @(poedge clk_sys or negedge rst)
   .........
   a <= clk;
   b <= a;

以上

谢谢高手指点

baolin

至少hold time不满足哦,没见过这么干得.这样想实现什么功能?就算能工作也恒定为1哦!

freelion

是呀，你想实现什么功能呢