请教一个关于VERILOG的语法问题。

lumish

请教斑主
在verilog中，如
always @(posedge clock)
  begin
   if(reset)
    .....
   else if((!reset)&(....))
    ..........
   else if(...........) // 条件中不含"!reset"
    ..........
  end
请教两个问题：
1。IF-ELSE IF-ELSE IF 语句是并列判断还是逐个判断？
2。第2个ELSE IF是不是无法运行？

jackzhang

我认为仿真的时候是逐个判断的
第2个ELSE IF是无法运行的
但如果改为：
always @(posedge clock)
  begin
   if(reset===1)
    .....
   else if((reset===0)&(....))
    ..........
   else if(...........) // 条件中不含"!reset"
    ..........
  end
（注意时=== 而不是 ==）我觉得就有可能执行了，当reset = x或z时执行
大家可以发表自己的意见

独孤傲

VERILOG0要用什么来仿真啦？软件还是硬件！！！！！

fools

斑竹 你说的不对吧。
第二个 else if((!reset) &()... 是可以执行的 只不过和第三个else if 有不同条件而已。
“===” 我倒没用过， 可为什么需要用呢？
reset == z， 都要避免存在的， reset == x 实际上是不存在的，
那为什么要用 “===” 呢？

jackzhang

=== 只用在行为级仿真或testbench中，判断的是4各状态，0 1 x z
== 只判断 0，1两个状态
只不过 === 很少被人用到
你可以仿真试试

donotknow

我觉得如果是顺序执行的话，每个else if都有可能执行的， 不是吗？就没有必要用== 或===