测试向量文件 仿真结果为什么是0

Lydia_yy

尝试写testbench文件，为什么仿真结果OUT为0.请指点

module counter_tbw_v;
// Inputs 输入
reg CLK_100M;
reg RST;
reg DIN;

// Outputs 输出
wire [7:0] OUT;

parameter STEP = 100;


// Instantiate the Unit Under Test (UUT)
counter uut (
  .CLK_100M(CLK_100M),
  .RST(RST),
  .DIN(DIN),
  .OUT(OUT)
);


//  时钟设置——每隔5ns，时钟翻转一次；即时钟频率为100MHZ
always #5 CLK_100M = ~CLK_100M;

//  初始化————输入信号波形变换
initial begin
  // Initialize Inputs———————参数初始化
  CLK_100M = 0;
  RST = 1;
  DIN = 0;
        
  // Add stimulus here
  
  #35 RST = 0;         //复位信号，在35ns时变为0
  #20 RST = 1;         //复位信号 变为1
  
  #STEP DIN =1;       //100ns后外部输入信号变为1
  #10 DIN =0;           //输入信号DIN持续了10ns

#STEP DIN =1;
  #10 DIN =0;
  
#STEP DIN =1;
  #10 DIN =0;
  #STEP DIN =1;
  #10 DIN =0;
  #STEP DIN =1;
  #10 DIN =0;
  #STEP DIN =1;
  #10 DIN =0;
  #STEP DIN =1;
  #10 DIN =0;
  #STEP DIN =1;
  #10 DIN =0;
  #STEP DIN =1;
  #10 DIN =0;
  
  #800 $finish;    //800ns 后，仿真结束
end
      
endmodule