PT约束问题，求解

1027199631 · 发表于 2017-3-24 22:09:22

回复 15# 大龄文艺男青年

有正负沿设计，占空比是有可能影响hold的，能不能具体点？有没有什么公式，图之类的

aiqiongqiong · 发表于 2017-3-28 14:51:11

我也想学习一下primetime

教父 · 发表于 2017-4-12 17:47:20

说说我的项目经验吧，DC 的时候一般设置8%的uncertainty, 后端布局布线的时候一般设置5%的uncertainty, PT的时候一般设置3%的uncertainty，但是PT 的时候基于3%的uncertainty的有可能有slack 的出现，这种情况下就人为去判断了

daxueliujisheng · 发表于 2019-1-23 16:27:06

回复 33# 教父

你这7% 5% 3% 是针对时钟周期而言吗如果时钟周期是10M 你的值不就是7ns 5ns 3ns 这得增加多少面积啊是不是过约束了

haier822 · 发表于 2019-11-27 14:48:04

请问下，你在CTS之后的sta对 clock input pin不用设set_clock_transition, 或者set_drive/set_driving_cell/set_input_transtion吗？尽管设了set_propogated_clock，但是clock从input pin到第一个buf, 在计算第一个buf的delay 是需要clock input pin的外部驱动条件的。

23343woaiic · 发表于 2022-10-17 19:47:35

教父发表于 2017-4-12 17:47
说说我的项目经验吧，DC 的时候一般设置8%的uncertainty, 后端布局布线的时候一般设置5%的uncertainty, PT ...

你这7% 5% 3% 是针对时钟周期而言吗？

凌风 · 发表于 2024-10-9 18:34:35

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