PT约束问题，求解

杰克淡定 · 发表于 2017-3-23 11:52:28

回复 10# 1027199631

这个不清楚，我之前都没有关心这个报告。还有你对clock的那些设置，应该是all_clocks，不能只约束clk_in吧，你这里还有generate clock呢

1027199631 · 发表于 2017-3-23 12:04:09

回复 11# 杰克淡定

这个问题已找到，可是为何后仿没问题呢？

杰克淡定 · 发表于 2017-3-23 13:42:45

回复 12# 1027199631

漏掉约束并不意味着功能仿真一定会出错，这两者本身不是相互的充分必要条件。

1027199631 · 发表于 2017-3-23 13:57:51

回复 13# 杰克淡定

后仿不是带延时的仿真吗？应该是时序仿真才对啊

大龄文艺男青年 · 发表于 2017-3-23 14:32:48

回复大龄文艺男青年

这个有考虑，但是具体设多少怎么确定？如果这个有问题，降频有用吗？
1027199631 发表于 2017-3-22 16:10

登录/注册后可看大图

如果有hold呢？降频也不管用的！

xworld2008 · 发表于 2017-3-23 15:36:05

后仿时的sdf覆盖率哪？
看你的clock设计，很可能生成的sdf也不全，有些path
反标的timing也可能缺少。

1027199631 · 发表于 2017-3-23 15:41:00

回复 16# xworld2008

这个覆盖率怎么看呢？

xworld2008 · 发表于 2017-3-23 15:47:29

看sdf反标时的信息，或者有个sdf 反标生成的log ，好像名字是sdf_annontation

1027199631 · 发表于 2017-3-23 15:55:49

回复 18# xworld2008

你是在VCS里跑的后仿吗？我是在Modelsim中跑的后仿

xworld2008 · 发表于 2017-3-23 16:03:50

modelsim没用过，看仿真的log中，搜索sdf看看有没有信息

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