input reg问题请教

kevin6gg

各位大牛，小弟有一问题请教：

在Systemverilog里，我看到有的变量可以定义为input reg，请问这个怎么理解呢？谢谢赐教！

swary

system verilog中已经用logic替代了verilog中的wire 和reg，所以一般端口声明中使用logic（4态） 或bit（2态）。