Verilog基本电路设计之三（异步FIFO）

gyong22 · 发表于 2019-5-29 14:00:27

good info.

wuzhipingao · 发表于 2019-8-24 23:29:34

楼主写的几个帖子受益匪浅，感谢楼主。不知道楼主有没有打算再开帖子，给我们普及下哈

tvman2015 · 发表于 2020-2-29 17:34:58

very good post

lllluo · 发表于 2020-7-24 11:23:52

assign af_wlevel = wptr_wclk - rptr_bin ;
assign af_rlevel = wptr_bin - rptr_rclk ;
assign af_half_full = (af_rlevel >= 5'h7) ;
我看不明白这里用写指针减去读的地址，是判断写满吗？前面的代码也没有提到 af_wlevel啊

gpchen · 发表于 2020-7-30 00:15:15

不错啊，看看

乐行者独行 · 发表于 2021-10-17 19:42:08

学习了，谢谢！

ttuan · 发表于 2023-2-15 10:46:31

tkx for share

zlguo · 发表于 2025-9-2 14:29:56

我没逗你玩儿发表于 2016-9-27 21:23
我觉得可以这样：
Gray addr
000 0

满逻辑怎么产生呢？

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[原创] Verilog基本电路设计之三（异步FIFO）

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