Verilog基本电路设计之三（异步FIFO）

yaya126 · 发表于 2016-6-20 13:38:16

回复 9# 杰克淡定
这是之前别人问我的一个问题, Depth>=8有可能多了，我觉得这个问题的实质考虑的是，一个写信号，如何传递到读时钟域影响not_empty, 再回传到写时钟域影响not_full, 3拍过去，3拍回来，6好像就可以了。我需要做个仿真看看。
另外共享两篇SNUG关于ASYNCFIFO的文章，开拓下思路，一篇和本文思路一致，另一篇思路较新颖。

CummingsSNUG2002SJ_FIFO1.pdf (136.85 KB, 下载次数: 95 )

CummingsSNUG2002SJ_FIFO2.pdf (120.8 KB, 下载次数: 86 )

杰克淡定 · 发表于 2016-6-20 13:44:06

回复 10# haimo

wptr_gray = (wptr_wclk >> 1) ^ wptr_wclk ;
wptr_wclk是dff输出，wptr_gray一样有毛刺，这是组合逻辑。

建议你去把数字逻辑电路基础的竞争冒险复习一下，对你的设计提高有好处。

haimo · 发表于 2016-6-20 15:06:44

回复 12# 杰克淡定

想明白了，谢谢。受益匪浅

浩然若枫 · 发表于 2016-6-21 08:58:52

很不错，学习了。
LZ准备搞个系列吗？大力支持呀……

cqugjw · 发表于 2016-6-21 17:15:14

回复 7# yaya126

同频不同相就是async的，而不是sync的了，另外深度是要看你的应用场景的。

cqugjw · 发表于 2016-6-21 17:30:20

我问楼主两个问题：
1. 你知道你定义的二维数组会被综合成什么电路么？
2. 你知道你组合逻辑中的‘==’会被综合成什么电路么？

另外建议你把同一个时钟域的always块写到一起，不要两个时钟域混到一起。

yaya126 · 发表于 2016-6-21 18:36:16

回复 16# cqugjw
听大神高论，来科普下你的理解。

杰克淡定 · 发表于 2016-6-21 19:21:28

回复 16# cqugjw

1、这里的二维数组会综合成寄存器
2、以两个单bit的变量为例，a==b一般会直接综合成库里的同或门XNR，也可以由反向器与门或门之类组合得到，综合工具会在满足时序前提选择最小面积类型。如果是变量和常量比较，那就简单不用说了。

不过我没明白你问这个问题有何用意，或者你有何特殊看法？

最后，你说的不同时钟域分开写，的确，你的说法是正确的。规范的编码，应该把不同时钟域分成单独的.v来写，这里为了显示阅读方便而放在了一个.v。

yaya126 · 发表于 2016-6-21 21:30:35

回复 15# cqugjw
我没有说是sync 吧？

yaya126 · 发表于 2016-6-21 21:30:39

回复 15# cqugjw
我没有说是sync 吧？

[原创] Verilog基本电路设计之三（异步FIFO）

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