Verilog基本电路设计之三（异步FIFO）

komatsu001 · 发表于 2016-9-12 10:53:56

回复 40# 杰克淡定
哦哦明白了，楼主还有一个问题，有没有这种情况，读写两边频率相差比较大，那么快时钟域在采慢时钟的时候可能会漏掉部分地址，假如漏掉的地址正好是满（或空）地址，这是会不会出现漏判？

诠释幸福 · 发表于 2016-9-15 23:34:30

学习中！！！

杰克淡定 · 发表于 2016-9-18 09:04:02

回复 41# komatsu001

只有超前判出空或者满的可能，不会漏判，原因跟上面一样。

amandafly · 发表于 2016-9-18 10:32:20

谢谢楼主分享经验，祝楼主健康幸福！！

gongx16 · 发表于 2016-9-20 20:52:56

受益匪浅，谢谢

fengwwwye · 发表于 2016-9-20 23:46:54

表示看不懂，还是要多学学啊！

我没逗你玩儿 · 发表于 2016-9-24 20:16:58

多谢楼在分享～～～期待更多的精品

我没逗你玩儿 · 发表于 2016-9-27 21:23:16

回复老阮

你的问题很犀利，嗯。比如说，深度改成6
二进制码跳变： 0000 0001 0010 0011 0100 0101 ...
杰克淡定发表于 2016-6-18 16:26

登录/注册后可看大图

我觉得可以这样：
Gray addr
000    0
---------------
001    1
011    2
010    3
----- ----
110    4
111    5
101    6
----------------
100    7

选择中间六个gray，读写地址为gray码对应的二进制-1

haiming_2003 · 发表于 2016-11-1 15:48:28

回复 1# 杰克淡定

学习了。。。

马玉奇 · 发表于 2016-11-25 20:06:54

看帖子很有启发，大神讨论真是面面俱到

[原创] Verilog基本电路设计之三（异步FIFO）

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