Verilog基本电路设计之三（异步FIFO）

yaya126

回复 15# cqugjw
我没有说是sync 吧？

dyytx

回复 15# cqugjw


   同一个PLL分出的时钟，同频反相算是sync还是async？

yaya126

回复 22# dyytx
同一PLL，同频反相算SYNC. 倍频都算。

cqugjw

回复 17# yaya126

额 我不是大神，交流一下。我们coding style不一样，我不用二维数组，像‘==’这种我一般也不会写，会直接写成门级的组合逻辑表达。

cqugjw

回复 18# 杰克淡定


   谢谢答复。1. 实际使用中会例化成block memory吧？2. 因为我习惯把==这种用异或门表达，不习惯直接写==，所以了解下。

在同一个.v里也可以把同时钟域的always块放在一起。

个人见解仅供参考。

cqugjw

回复 21# yaya126

sorry，是我看错了~~

yaya126

回复 24# cqugjw
FIFO的里面数组，不写成2维数组还真不好表示，当然你可以手动inst memory.
==和逻辑表达式没区别，综合工具会根据SDC timing约束，选择它认为的最优逻辑表达，你想综合出来的和你想象的逻辑一样，手动搭cell,并且标明DONT_TOUCH, 综合里面标明看见DONT_TOUCH就不要优化。

cqugjw

回复 27# yaya126

使用中还是应该例化成block memory吧，因为二维数组综合出来占用FPGA的寄存器资源，像distribution memory。

杰克淡定

回复 25# cqugjw


   一般我们说的FIFO，存储体是指DFF。你如果用SRAM作存储体实现FIFO功能，那样的电路习惯称为双口RAM控制器，不再称为FIFO。当需要的存储容量较大时，会使用双口RAM代替FIFO，因为在大容量时SRAM比DFF面积优势明显。
    关于写成“==”还是直接写成逻辑，我的看法是，你觉得用直接用这个逻辑门来实现电路更优，那可以直接写成逻辑。否则没有必要，因为DC综合工具其实是很聪明的，它会自动优化选择最合适的驱动能力和面积大小的std cell，应该给工具更大的优化发挥空间。

cqugjw

回复 29# 杰克淡定

谢谢耐心解答，有了新的理解和认识。