Verilog基本电路设计之三（异步FIFO）

ls1065271400 · 发表于 2017-12-20 19:15:59

本帖最后由 ls1065271400 于 2017-12-20 19:17 编辑

楼主大大，按照你的代码进行了仿真，这个问题是什么原因？望赐教 TIM截图20171220184016.jpg

ls1065271400 · 发表于 2017-12-20 19:20:21

楼主大大，按照你的代码仿真的，这个是什么原因啊？望赐教。 TIM截图20171220184016.jpg

sdlyyuxi · 发表于 2017-12-29 18:57:11

回复 62# ls1065271400

看着好像正常啊，因为你的写时钟本身就频率高，所以到了后面，一旦写满，那就要等读操作来腾出空间，才能接着写，因此出现这种满信号周期出现的情况吧。

jackstrive · 发表于 2018-5-17 11:35:35

thanks

zqq624723237 · 发表于 2018-5-24 11:05:48

楼主有技术博客可以分享一下吗？

nini816 · 发表于 2018-5-24 15:50:07

Good Job!!!CMOS集成电路设计手册第3版数字电路篇

zzzjjjqqq666 · 发表于 2018-9-18 23:15:46

回复 1# 杰克淡定

感谢分享！！！

yanzhang98 · 发表于 2018-9-19 07:46:42

# DLY会减低仿真速度

ASIC_Peng · 发表于 2019-5-14 09:40:08

楼主，你写的时候不判断fifo 满，最后指针指向满地址后，继续写会覆盖掉数据啊。
always@(posedge clk_wr )
begin
   if(wr_en && !fifo_full)
   fifo_mem[wr_addr[3:0]]<=wr_data;
   else ;
end

xiaopangwa · 发表于 2019-5-14 17:53:18

感谢分享

[原创] Verilog基本电路设计之三（异步FIFO）