Verilog基本电路设计之二（时钟无缝切换）

window_blinds

回复 79# 杰克淡定


   还有一个问题，如果重新定义create_clock clk_mux的话，由于clk_mux来源于两个不同频率的时钟，那么-period以及-waveform等参数又该如何确定呢？

杰克淡定

回复 81# window_blinds


你得先把因果顺序弄清楚。
因为你的应用场景需要切换后的时钟与两个源时钟保持同步，所以切换后的时钟你必须定义为create_generated_clock；
因为你的应用场景无需切换后的时钟与两个源时钟保持同步，所以切换后的时钟你可以定义为create_clock。

切换前后同步与否，不是受切换电路限制的，是根据你的应用需要来的。

如果切换后时钟可以定义为create_clock，说明它就是一个全新的异步时钟域，相位设置自然不用受限于前面的两个源头，频率则根据前面两个源头的最大可能值确定即可。

window_blinds

回复 82# 杰克淡定


   受教了，谢谢楼主耐心解答。

河源皮

mark，自我总结，这并不是一个general的设计，还需要根据具体场景进行灵活修改，主要是下面两个因素：
1，切换的快慢，即sel_clkb的变化时间
2，时钟频率的绝对值
这两个因素会影响输出是否有混叠。混叠指的是两个时钟叠加到一块了。

wide_road

學習了，棒。

piigle

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张安

clk_gate_xxx 怎么调用的啊？我在Quartus里没找到，能指点一下吗？

河源皮

回复 87# 张安


    FPGA上就不要用门控时钟了，直接用与门，注意part2/4用下降沿。  然后切换出来的时钟再走bufg就可以了

马奎高

回复 1# 杰克淡定


   楼主你好，这个电路是如何保证低电平切换的，我们知道，在3个和4个甚至更多时钟选择时，这很重要

zqq624723237

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