Verilog基本电路设计之二（时钟无缝切换）

放荡不羁555 · 发表于 2021-6-23 22:22:47

马上进入公司，学习学习，楼主写的很好

durbin · 发表于 2021-7-5 18:44:54

helpful!!!

SimonZhamg · 发表于 2021-7-27 08:34:54

用ICG的时候，存在一个潜在问题，就是当默认备选PLL的输出为高电平时（或者说standby的时候输出为高态），那么会导致ICG无法生效(Glitch Free导致只能在低周期做Gating动作)，从而高电平直接穿到最后一级或门，导致默认选中的那路clock无法输出。

jake · 发表于 2021-7-28 00:50:38

本帖最后由 jake 于 2021-7-31 21:12 编辑

SimonZhamg 发表于 2021-7-26 18:34
用ICG的时候，存在一个潜在问题，就是当默认备选PLL的输出为高电平时（或者说standby的时候输出为高态）， ...

很好的问题，这个潜在的风险是可能的，可以加一个要求，系统只在两个时钟都跑的时候切换，并且复位的时候两个时钟为低。

杰克淡定 · 发表于 2021-7-28 16:37:08

SimonZhamg 发表于 2021-7-27 08:34
用ICG的时候，存在一个潜在问题，就是当默认备选PLL的输出为高电平时（或者说standby的时候输出为高态）， ...

你补充得很好！能够发现这个问题的，说明是已经实战用过这个切换电路的人

ty_xiumud · 发表于 2021-7-30 11:03:06

使用的时候，必须两个时钟都有效才可以切换

cmmjava · 发表于 2024-4-4 13:47:16

感谢分享

[原创] Verilog基本电路设计之二（时钟无缝切换）